الساعة

V

verilog_coder

Guest
كيفية تنفيذ عملية ضرب في الساعة فيريلوج؟

 
لمحاكاة أو التوليف؟ومن الساعة معدل معروف أو غير معروف؟

 
لانه يطلب التوليف.
أود أيضا أن نعرف كيف يمكن أن تنطبق mutiplication ساعة.
مثل تقسيم clk بها في العاصمة 2 / ار تى ال مجمع قيادة

 
نقل مباشر على مدار الساعة
، وتأخير عقارب الساعة الى XOR البوابة.نستطيع الحصول عليه من خلال مضاعفة 2 clk.

 
نعم ما قال ممثل اليونيدو يصح عند توقيت قوس> أو ض ب> يجب ر ض / 2 التأخير.
وإلا متعود العمل

 
الشكر للمساعدة.ط وان لمعرفة كيفية تقديم عقارب الساعة 50 ٪ من دورة عمل.Ofcource في الطريقة التي يمكن تنفيذها في فيريلوج (Synthesizable).

 
يمكنك التفكير في مستوى الدوائر.إلا إذا كان هذا المنطق ، لا يمكن إعطاء 2X ساعة في البوابة.بحيث لا يمكنك استخدام رمز لفيريلوج 2X ساعة.
أساليب التأخير هي طريقة بسيطة لكنها غير قوية وسيلة لإعطاء 2X ساعة.إذا كنت لا بد الرجاء استخدام بسيطة PLL دوائر أو DLL.

 
ستنفذ في فيريلوج يعني أن الدائرة لا ينبغي أن تشمل العرف المركز.

 
ما اعتقد zhustudio صحيح في مرحلة ما.
ولكن النقاش هنا هو محض المنطق التجميعي.
حتى لا التناظرية / جيم العرف.
كيف يمكننا مضاعفة الساعة freq؟
إلا إذا اعتقد xor يمكن أن أتمكن من القيام به.ولكن لدي الكثير من هذه المشكلة.
أي تجربة مثل هذه المشكلة؟

 
بشكل عام ، فإننا لن نفعل الساعة تكاثر في المنطق.عموما ليس لها preffered.افضل استخدام PLLs ذلك.

 
لذا أعتقد أنه من المستحيل تنفيذ تعدد الدوائر في الساعة فيريلوج ار تى ال

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="حزين" border="0" />
 
مرحبا.. اعتقد انه يجب dleay على مدار الساعة على مدار الساعة من خلال هذه الفترة / 4.. فكيف يمكنك أن تفعل ذلك؟

 
hehe ، digitial الكلمة التي نستخدمها لتحريك أخرى على حافة الهاوية.

عقارب الساعة للتكاثر ، وكيف يمكننا خلق ساعة من حافة شيئا؟

 
يمكنك التفكير في مستوى الدوائر.إلا إذا كان هذا المنطق ، لا يمكن إعطاء 2X ساعة في البوابة.بحيث لا يمكنك استخدام رمز لفيريلوج 2X ساعة.
أساليب التأخير هي طريقة بسيطة لكنها غير قوية وسيلة لإعطاء 2X ساعة.إذا كنت لا بد الرجاء استخدام بسيطة PLL دوائر أو DLL.

 
وحدة clkmultby2 (clock_in ، clock_out) ؛
مدخلات clock_in ؛
الناتج clock_out ؛
السلك أ ، ب ، ج ؛
قوائم الجرد (ب ، أ) ؛
xor (ج ، أ ، clock_in) ؛
u_dff قوات الأمر الواقع). عقارب الساعة (ج)
و (د)
و (ب). ف (clock_out)) ؛
buf (أ ، clock_out) ؛
endmodule

أنها ليست كاملة على 50 ٪ متعددة على مدار الساعة.

 
مرحبا verilog_coder ،
يمكنك العثور على الورقة التي تحمل عنوان "ساعة المقسمات سهلة" في بأناقة.هذه الورقة وسوف اقول لكم كيفية تقسيم ساعة ، ودورة عمل بنسبة 50 ٪ ، في فيريلوج.

حظ سعيد

 
AlexWan ، verilog_coder تريد مضاعفة على مدار الساعة ، وليس تقسيمها.
يجب عليك استخدام DLL مضاعفة.أو البائع استخدام تكنولوجيا معينة.وفي كلتا الحالتين ، من ناحية الترميز ساعة المضاعف في ما يعتقد انه كوليسترول ليست فكرة جيدة.

 
بسيطة methdology ------ hte باستخدام حافة posedge وnegedge.

 
لديك لاستخدام DLL تأخير عقارب الساعة قبل 1 / 4 في دورة وXOR مع origianl ساعة.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top