السبب راجع Verdi/0-In / الإقليم الشمالي لا specman - المنصة؟

[joe2moon]

وأنا أتساءل لماذا نوفمبر) في (ق 'Verd! ، 0 - السيطرة Verisity
دولار pecman النخبة
وإلى ذلك ، لا تدعم منصة الإقليم الشمالي؟
(كما
قال m0delsim ج التصحيح...)
**************************************************

عندما ج التصحيح للمرة الاولى في m0delsim 5.6 الافراج
أعتقد أن السبب هو أنها مجرد النسخة التجريبية.

ولكن حتى الآن ، والافراج عن 5.7 ، ج ميزة التصحيح ما زال
تتوفر على بيئة يونيكس ولينكس.
لذا أعتقد أنه إذا كان استخدام سي مجمع ، ومنها دول مجلس التعاون الخليجي أو نسخة عن يونيكس ،
والإقليم الشمالي ، قد يكون من فعل الكثير من التعقيد

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="السؤال" border="0" />وآمل في وقت لاحق الافراج ج التصحيح Verd &!وقد عمل في الإقليم الشمالي

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="فاجأ" border="0" />(هل من الممكن؟)

من جانب الطريق ، هل ynopsys
دولار 'الرأسمالي دولار' جيم يعمل مباشرة على الإقليم الشمالي؟

************************************************** **
M0del التكنولوجيا اعلنت انها ستدعم SystemVerilog.
وSystemVerilog يملك القدرة على ادارة فيريلوج / VHDL / جيم
مختلطة باللغة المحاكاة.
في هذا prorgress ، وربما محاكاة SystemVerilog فقط
يونيكس والاطلاع على نظام تشغيل لينكس؟ [اقتباس] [/ اقتباس]

 

[Guest]

Verisity
دولار pecman النخبة يكون نسخة لينكس ، ونفس الشيء مع النجوم.

 

[Guest]

----------- قصاصة لمنظومة جيمModelSim 6.0 يدعم SystemC على ويندوز.sccom الاستخدامات MinGW دول مجلس التعاون الخليجي 3.2.3 لتجميع SystemC شفرة المصدر.سي التصحيح ويدعم ويندوز مع MinGW gdb 6.0.--------- الكامل قصاصة
وللاطلاع على ملاحظات الإصدار ModelSim جنوب شرق / المؤسسة / 6.0 جنيه بيتاحق المؤلف النموذجي للتكنولوجيا ، والمشيرين الرسومات
شركة لشركة ، 2004 -- جميع الحقوق محفوظة.

04 يونيو 2004-------------------------------------------------- ------------------------------

تركيب منتجات المعلومات والتراخيص
لتعليمات موجزة عن تركيب المنتج يرجى زيارة "install_notes" ملف النموذجي لتكنولوجيا الإنترنت.فإن install_notes ملف ويمكن الاطلاع على :
http://www.model.com/downloads/default.asp
للحصول على معلومات تفصيلية عن المنتجات وتركيب المنصات وأيد ، ومنح التراخيص ، انظر ModelSim التنصيب
و الترخيص الدليل.الدليل يمكن تحميل من :
http://www.model.com/support/default.asp

كيف احصل على الدعم
للحصول على معلومات عن كيفية الحصول على الدعم التقني زيارة صفحة الدعم على العنوان التالي : http://www.model.com/support/default.asp
http://www.mentor.com/supportnet/

ملاحظات الإصدار الأرشيف
ويلاحظ من أجل الإفراج عن الإصدارات السابقة الافراج عن زيارة ويلاحظ في ارشيف : http://www.model.com/support/default.asp
أو العثور عليها في تركيب modeltech شجرة في <pathلmodeltech installation> / مستندات / rlsnotes-------------------------------------------------- ------------------------------

الرقم القياسي لملاحظات الإصدار
معلومات أساسية
واجهة المستخدم في إصلاح العيوب 6.0 بيتا
إصلاح العيوب في فيريلوج 6.0 بيتا
PLI في إصلاح العيوب 6.0 بيتا
VHDL إصلاح العيوب في 6.0 بيتا
إصلاح العيوب في flÌ 6.0 بيتا
الحيوية في إصلاح العيوب 6.0 بيتا
SystemC إصلاح العيوب في 6.0 بيتا
البولندي في إصلاح العيوب 6.0 بيتا
لغة مختلطة في إصلاح العيوب 6.0 بيتا
إصلاح العيوب في العام 6.0 بيتا
معلمه الرسومات دائرة الاستعلام والأمن في إصلاح 6.0 بيتا
يعرف عيوب في 6.0 بيتا
التغييرات التي طرأت على المنتجات 6.0 بيتا
ومن السمات الجديدة التي أضيفت إلى 6.0 بيتا-------------------------------------------------- ------------------------------

معلومات أساسية

منصة التالية التغييرات اعتبارا من 6.0.

RedHat 6.0 خلال 7.1 لم تعد مدعومة.
الدعم لإكس سيتم وقفها في غضون.
يجب عليك تحديث recompile أو النماذج الخاصة بك إذا كنت من المضي قدما في وقت سابق الافراج عن 5.8x أو النسخ.انظر "التجديد المكتبات الخاصة بك" في ModelSim التنصيب
و دليل الترخيص لمزيد من المعلومات عن تجدد النماذج.-------------------------------------------------- ------------------------------

واجهة المستخدم في إصلاح العيوب 6.0 بيتا

ويندوز ، إذا ModelSim يطلب لفتح الملف ، والمستخدم عادة أداة المرتبطة بهذا الملف ، ModelSim الآن فحص لمعرفة ما إذا كانت العادة في الواقع vsim.exe الارتباط ، vish.exe أو modelsim.exe.وهذا يحول دون استدعاء ذاتي التي لا حصر إطلاق شهدت بعض العملاء.
VHDL الوصول إلى أنواع ويمكن الآن توسيع نطاق المتغيرات في النافذة.-------------------------------------------------- ------------------------------

إصلاح العيوب في فيريلوج 6.0 بيتا-------------------------------------------------- ------------------------------

PLI في إصلاح العيوب 6.0 بيتا-------------------------------------------------- ------------------------------

VHDL إصلاح العيوب في 6.0 بيتا

عندما VHDL الكيان والبنيان مصدر في مختلف الملفات ، والكيان الذي يحتوي على رمز للتنفيذ ، ModelSim الآن قادرة على تحديد نقاط التوقف في الكيان قانون العرض وكيان مصدر صحيح في الوقت الذي تضاعف خلال كيان المدونة.وينطبق الشيء نفسه على VHDL مدونة في vunit البولندي ، الذي هو بالضرورة مصدر آخر في ملف (ق) من الكيان والبنيان.
وفقا للشروط التالية :

افتراضي يستخدم ملزمة ،

العنصر مباشرة للعيان ،

مختلفين مطابقة الكيانات المشار إليها من قبل (مختلفة) شروط الاستخدام ،

واحد من هذه الكيانات يمكن أن تكون ملزمة لاختيار خاطئ.
عندما استخدمت في تصميم واجهة لغة أجنبية ، ModelSim المعلق وأصدر رسالة الخطأ الخلط إذا كان مسار في سلسلة الاجنبية الواردة بين قوسين.
سلفا الصفات العالية والمنخفضة العودة العليا والسفلى ملزمة ،
على التوالي ، من مجموعة واسعة.فإن LRM تعاريف الحد الأعلى والأدنى في الفرع ملزمة "3.1 عددي أنواع" ليست مفيدة إذا كانت طائفة طائفة هو باطل ، والواقع أنها تتناقض مع ملاحظة 1 في الفرع "الصفات 14.1 مسبقا".وتنفذ الآن ModelSim هذه الملاحظة ، وليس الرسمي تعاريف الحدود العليا والسفلى.ومعنى ذلك أن لمجموعة غير لاغية ، لا يوجد أي تغيير في السلوك ، وانخفاض <= الراقية كما كانت من قبل.مجموعة لاغية ، وتطبيق تعريف في نتائج ملحوظة في ارتفاع <ضعيف في الواقع
، وهذا الشرط يمكن أن تستخدم لتحديد ما إذا كانت مجموعة لاغيا.
استخدام "لا" وظيفة لأنواع محددة مسبقا مثل بت ، bit_vector
الخ كما الفعلي / الرسمية ميناء مثال vsim تسبب في تحطمها.-------------------------------------------------- ------------------------------

إصلاح العيوب في flÌ 6.0 بيتا-------------------------------------------------- ------------------------------

الحيوية في إصلاح العيوب 6.0 بيتا-------------------------------------------------- ------------------------------

SystemC إصلاح العيوب في 6.0 بيتا

جميع الرسائل SystemC النواة قد ModelSim ميناء لنظام الرسائل.verror ومن ثم يمكن استخدامها للحصول على معلومات أكثر تفصيلا عن هذه الأخطاء.-------------------------------------------------- ------------------------------

البولندي في إصلاح العيوب 6.0 بيتا-------------------------------------------------- ------------------------------

لغة مختلطة في إصلاح العيوب 6.0 بيتا

ModelSim لا يسمح VHDL العامة البالغ من نوع std_logic_vector على واجهة من فيريلوج لVHDL.في الإصدارات السابقة ، وهذا القيد لا ينفذ
، وصدر عام قيمة غير صحيحة.خطأ الآن لم تصدر بعد.
إذا فيريلوج الوحدة مباشرة instantiated في VHDL باستخدام 93 مباشرة في بناء الكيان ، والقيم غير صحيحة يمكن أن يحدث إذا كان التحويل أو تحويل نوع الوظيفة الفعلية المستخدمة.ينجم عن نوع من نوع التحويل أو تحويل هذه المهمة تحتاج إلى قليلا BIT_VECTOR ، STD_LOGIC أو STD_LOGIC_VECTOR.-------------------------------------------------- ------------------------------

إصلاح العيوب في العام 6.0 بيتا-------------------------------------------------- ------------------------------

معلمه الرسومات دائرة الاستعلام والأمن في إصلاح 6.0 بيتا-------------------------------------------------- ------------------------------

يعرف عيوب في 6.0 بيتا

فيريلوج التشكيلات لا تعمل بشكل صحيح مع تدفق vopt.يجب عليك استخدام الخيار السريعة على vlog سطر لفيريلوج التشكيلات للعمل بشكل صحيح.-------------------------------------------------- ------------------------------

التغييرات التي طرأت على المنتجات 6.0 بيتا

سي التصحيح أداة الآن في أيد hpux_ia64 صيغة ModelSim.إتش بي wdb / gdb 4.2 المنقح يستخدم مع ModelSim وتعبئتها.
تصنيع المعدات الاصليه مع التطبيقات التي تربط libvsim على hppa64 ويجب الآن أن تشمل أيضا libxnet (أي
بين lxnet) عندما ربط تطبيقها.
'raw_data حجة على صورة الخيار أو لم تعد هناك حاجة إلى الدعم.كل من الخام والنسبة المئوية لقيم الآن.
فإن Pref * (user_hook) لن يتم حفظ عندما يقوم بعمل حفظ التفضيلات أو [كتابة الأفضليات].والسبب هو أن من مأزق الفشل على الأرجح ما لم يرتبط بها من وظائف اتصال معاكس أيضا إنقاذ وأنه لا يمكن اكتشاف جميع المهام اللازمة للإنقاذ.
محاكاة التغيرات الخيار ، تم الحصول عليها من "محاكاة خيارات" مربع الحوار ، وتسجل في المعهد النشطة الملف إذا كان الملف للكتابة ، وسوف تؤثر على الدورة الحالية
، فضلا عن جميع الدورات المقبلة.إذا كان الملف للقراءة فقط ، والخيار الوحيد وستؤثر هذه التغييرات في الدورة الحالية.المحاكاة المتضررين خيارات هي :
BreakOnAssertion RunLength
DefaultForceKind StdArithNoWarnings
DefaultRadix WLFCompress
IgnoreError WLFDeleteOnQuit
IgnoreFailure WLFOptimize
IgnoreNote WLFSaveAllRegions
IgnoreWarning WLFSizeLimit
IterationLimit WLFTimeLimit
NumericStdNoWarnings-------------------------------------------------- ------------------------------

ومن السمات الجديدة التي أضيفت إلى 6.0 بيتا

ويدعم هذه الميزة في جنوب شرق ModelSim فقط.

جديدة للتنفيذ وقد دعا vopt.لأنه يعزز الوظيفة التي كانت حصلت عليها سابقا فيريلوج المصدر تجميع الملفات مع السرعة أو اختيار مفاتيح.

vopt يؤدي تحسينات
على صعيد التصميم ، ولكن أيضا في تصميم وحدات VHDL تسمح لإدراجها.انه فعال باستخدام نفس vlog اختيار ، ولكن مع تقديم الدعم لVHDL كذلك.

كما يولد نوعا جديدا من المكتبات وحدة التصميم ، والتي يظهر بأنها "التصميم الأمثل" عندما يتم تنفيذ vdir القيادة.يمكنك محاكاة مباشرة أمثل تصميم بمجرد الاستناد إلى vsim مباشرة.

vopt وتعمل على واحد أو أكثر على مستوى عال يمثلون نماذج تصميم الجذر (ق).انها تقطع كامل التصميم الأمثل ، ويكتب الناتج إلى المكان المطلوب.على سبيل المثال ، إذا كان "كبار" هو السبب الجذري للتصميم ، يمكن للمرء أن يفعل
ما يلي : "vopt أعلى mydesign س".

س - التبديل يستخدم لتحديد موقع الانتاج ،
وهو في هذه الحالة "mydesign".ومن ثم يمكنك ببساطة "vsim mydesign" الاحتجاج على التصميم الأمثل.

vsim أيضا أحكاما لvopt تلقائيا تحتج على التصميم.على أن هذا ليس افتراضيا ، ولكن يمكن أن تمكن من خلال تحديد المتغيرات VoptFlow إلى 1 في modelsim.ini الملف الخاص بك.ترى جنوب شرق دليل المستخدم لمزيد من التفاصيل عن الاحتجاج التلقائي vopt.

علما بأن الخطوة vopt لا يشترط وجود وببساطة
، باعتبارها خطوة لصقل وظائف سابقة نفذت مع فيريلوج بتجميع (vlog) بسرعة واختيار المفاتيح.
فإن واجهة المستخدم الرسومية ويمكن الآن التعامل مع مجموعة من الأرقام القياسية حيث سرد.
الميزات الإضافية واجهة لSystemVerilog أضيفت :
التصدير والاستيراد والمهام والوظائف في أيد modports الآن.
عندما يتم تحديد modport للنموذج المثال ، استخدام أي واجهة غير المدرجة في البند modport التي ستنتج خطأ.
واجهة معالم يمكن أن تستخدم الآن.
فإن اللغة ModelSim نماذج تم توسيعها لتشمل SystemC بحيث يمكنك كتابة SystemC قد تساعد في تصميم واستخدام testbenches س وSystemC اللغة contructs.
القرار SystemC الوقت المستخدم مرة وحدة ويمكن الآن استخدام مجموعة sc_set_time_resolution () وsc_set_default_time_unit () من وظائف SystemC شفرة المصدر.سلوك هذه الوظائف لم يتغير OSCI من بلدانهم لتنفيذ التصاميم التي تحتوي على وحدات SystemC فقط.يرجى الرجوع إلى دليل المستخدم ModelSim للاطلاع على تفاصيل هذا القرار والحد من تقصير الوقت لاختيار وحدة مختلطة باللغة التصاميم.
Modelsim 6.0 يتضمن تحسينات على دعم flÌ SystemC.بالإضافة إلى لجنة التنسيق الإدارية الحالية رأس الملفات acc_user.h وacc_vhdl.h ، هناك الآن ثالث يسمى الملف الذي يحتوي على acc_sc.h المستمر للتعاريف SystemC المناطق ، accScModule ، والإشارات ، accScPrimChannel.
من جميع المهام التي flÌ العودة قائم mtiRegionIdT يمكن الآن العودة SystemC المناطق.هذه الوظائف هي :

وتعزيز وظائف المنطقة
mti_FindRegion ()
mti_FirstLowerRegion ()
mti_GetCallingRegion ()
mti_GetCurrentRegion ()
mti_GetTopRegion ()
mti_HigherRegion ()
mti_NextRegion ()
mti_GetProcessRegion ()
mti_GetSignalRegion ()
mti_GetRegionKind () دعا SystemC المنطقة على العودة accScModule.
mti_CreateRegion () لم يتم حتى الآن لدعم وتعزيز SystemC المناطق.
من جميع المهام التي flÌ العودة قائم mtiSignalIdT يمكن الآن العودة SystemC الاشارات.هذه الوظائف هي :

تعزيز الإشارات وظائف
mti_FindPort ()
mti_FindSignal ()
mti_FirstSignal ()
mti_NextSignal ()
mti_GetDrivingSignals ()
mti_GetParentSignal ()
mti_GetSignalSubelements ()
mti_GetRegionKind () دعا SystemC على اشارة العودة accScPrimChannel.
mti_CreateSignal () لم يتم حتى الآن لدعم وتعزيز SystemC المناطق.
الوظائف التي تتخذ mtiRegionIdT أو mtiSignalIdT الحجة التي لم المعززة لدعم SystemC سيؤدي رسالة خطأ عند SystemC الحجج مرت بها.هذه الوظائف هي :

وظائف في المنطقة
mti_CreateRegion () -- تشارك mtiRegionIdT
وظائف عملية
mti_Sensitize () -- تشارك mtiSignalIdT
إشارة وظائف
mti_CreateSignal () -- تشارك mtiRegionIdT
mti_ForceSignal () -- تشارك mtiSignalIdT
mti_ReleaseSignal () -- تشارك mtiSignalIdT
mti_GetSignalValue () -- تشارك mtiSignalIdT
mti_GetSignalValueIndirect () -- تشارك mtiSignalIdT
mti_GetArraySignalValue () -- تشارك mtiSignalIdT
mti_SetSignalValue () -- تشارك mtiSignalIdT
mti_SignalIsResolved () -- تشارك mtiSignalIdT
سائق وظائف
mti_CreateDriver () -- تشارك mtiSignalIdT

فإن وظائف واجهة cosimulation تم تحديث مماثل لدعم SystemC.للحصول على وثائق ، انظر cosim.note في تصنيع المعدات الاصليه الدليل.
لديها الآن sccom - و الخيار الذي يتيح تحديد الأوامر في ملف.
وهي إشارة والمحكمة العليا (بما في sc_signal ، sc_buffer ، sc_signal_resolved ، وsc_signal_rv) ويمكن ملاحظة وجود رقابة أو ما يعتقد انه كوليسترول اشارة باستخدام اثنين من الاعضاء وظائف جديدة :

bool control_foreign_signal (const تشار * اسم) ؛

bool observe_foreign_signal (const تشار * اسم) ؛
وهي إشارة والتحكم في ما يعتقد انه كوليسترول من sc_clock كما تؤيد استخدام control_foreign_signal ().
"خارجي forkjoin مهمة" سمة في SystemVerilog البينية الآن دعمها.
رسالة تحديد شدة القمع ويمكن أن يتم على سطر (vcom ، vlog ، sccom وvsim).فإن الجملة هي :
ملاحظة <messagenumber> [، <messagenumber>...]
إنذار <messagenumber> [، <messagenumber>...]
الخطأ <messagenumber> [، <messagenumber>...]
قمع <message- number> [، <messagenumber>...]
هذا ويمكن أيضا أن يتم ذلك عن طريق إضافة إلى توجيهات msg_system الباب [msg_system] من modelsim.ini الملف.فإن الجملة هي :
علما <messagenumber> =] ، <messagenumber>...]
تحذير = <messagenumber> [، <messagenumber>...]
خطأ = <messagenumber> [، <messagenumber}>...]
قمع = <messagenumber> [، <messagenumber>...]
لنلاحظ ، وإنذار ، والخطأ ، والرسائل الواردة وسيكون شدتها الى مستوى محدد من قبل التحول.للقمع ، والرسائل الواردة قمعها.ملاحظة : رسائل داخلية وقاتلة لا يمكن قمعها ولا يمكن لهم تغيير مستوى شدتها.وفيما يلي مثال سطر من استخدام - قمع التحول :
vsim - قمع 3007،3009 mytop
في هذا المثال الخريطة لعدد الرسائل التالية :
3007 -- تم تجاوز حد Defparam تكرار.
3009 -- الوحدة ليس لديه جدول زمني `التوجيه في واقع الأمر ، ولكن النماذج السابقة.
VHDL 2002 المحمية أنواع نفذت في ModelSim.لأن المواصفات القياسية للغاية التناقض على المشغلين لحماية الأنواع ، ومشغلي لم تنفذ.
مبلغ nochange توقيت تحقق الآن في أيد الأمثل الخلايا.
دينامية صفائف يمكن الآن أن تستخدم معايير المهام ، كما في :
مهمة المبلغ (مدخلات int [] ، ب [] ، int الناتج خ []) ؛
حجم دينامية واسعة من قبل المعلم ومن المقرر ان الدعوة لهذه المهمة ، لذلك ترى س مهمة في المثال السابق كما لو كانت مجموعة جديدة في بداية المهمة مدونة.
على منصات يونيكس هي عليه الآن من الممكن أن تكون ModelSim تحميل PLI وflÌ الكائنات المشتركة مع رمز الرؤية العالمية.
رموز عالمية مشتركة يمكن أن تكون الأشياء التي أشار إليها م / س في أي مدونة وجوه أخرى مشتركة.
يمكنك تحديد الكائنات المشتركة العالمية بطريقتين :
استخدام "vsim
بين gblso".gblso خيارات متعددة يمكن أن تكون محددة.
استخدام متغير GlobalSharedObjectList في modelsim.ini.
أي الكائنات المشتركة العالمية تحميل قبل سائر الكائنات المشتركة في النظام.وبالإضافة إلى ذلك ، على الصعيد العالمي الكائنات المشتركة مدرجة في النظام التي يحددها المستخدم.
هذه الميزة غير مدعومة أو على ويندوز إكس.لا يجوز لك أن تحدد SystemVerilog الإدارة المشتركة وجوه الواردات العالمية إذا ما يدعو إلى إدارة شؤون الإعلام في أي مهام أو وظائف التصدير.
ModelSim 6.0 يتضمن الدعم لفيريلوج ذكريات متناثرة.ذكريات قليلة العائد تباطؤ أداء وقت التشغيل الافتراضي من الذكريات ، ولكنه أكبر من ذلك بكثير ويمكن معالجتها وتخزينها عندما يتناول عددا قليلا نسبيا من ذاكرة الوصول.
هناك نوعان من أساليب عملها :

الطريقة الأولى هي طريقة تلقائية على أساس جديد modelsim.ini متغير "SparseMemThreshold".هذا المتغير يحدد عمق الذاكرة أعلاه فيريلوج الذكريات التي تنفذ تلقائيا مع خوارزمية متناثر.علما بأن مجرد فيريلوج 2 - مد ريج صفائف يمكن ضئيلة في هذا الوقت.لتدفق جديد vopt ، ريج صفائف مع الحجم لا بد من وضع ثوابت لمرة (بما في paramters).ولكن بالنسبة للتدفقات كبيرة ، ريج صفائف الحجم لا بد من تجميع
بعض الوقت مع الثوابت (وليس البارامترات).

الثانية طريقة عمل ينطوي على دليل مواصفات ذكريات متناثرة في شفرة المصدر.هناك طريقتان لتحديد القلة : استخدام فيريلوج 2001 وصفات باستخدام metacomment اللغوي.

وفيما يلي أمثلة على استخدام السمة فيريلوج تركيب 2001 :
(* * mti_sparse) ريج [15:0] mymem1 [0:10000000] ؛
(* mti_sparse = 1 *) ريج [127:0] mymem2 [0:10000000000] ؛
إذا كنت ترغب في إيقاف تشغيل التلقائي متناثر نمط معين للذاكرة على سبيل المثال ،
يمكنك استخدام السمة اللغوي على النحو التالي :
(* mti_sparse = 0 *) ريج [31:0] mymem3 [0:5000000] ؛

يمكنك استخدام بسيطة metacomment / * متفرقة * / (لا بيضاء) كما
يلي :
ريج / * متفرقة * / [15:0] mymem4 [0:20000] ؛
لمعرفة الذكريات التي في التصميم الخاص بك بنجاح تحديد وتنفيذ قليلة ،
يمكنك استخدام vsim 'sكتابة التقارير ل القيادة.هذه القيادة في كل القوائم متناثر الذاكرة اسم والحالية مبلغ البايت تخزين الذاكرة التي يستهلكها.

Modelsim 6.0 تتضمن وظيفتين جديدتين من سطر واحد modelsim.ini الملف خيار تحمل التوجيهات المتعلقة بخسائر الإنتاج والمبيعات.وهي كما يلي.
vsim سطر الخيارات
- تتحمل : محاكاة البولندي توجيهات تحمل نفس تأكيد التوجيهات.
- noassume : لا تحمل توجيهات محاكاة البولندي.
افتراضيا ، البولندي تتولى التوجيه محاكاة حسب تأكيد التوجيه.
modelsim.ini ملف متغير
SimulateAssumeDirectives = 0 محاكاة البولندي لا يتحمل التوجيه.
SimulateAssumeDirectives = 1 محاكاة البولندي كما تتولى التوجيه تأكيد التوجيه.
القيمة الافتراضية للSimulateAssumeDirectives = 1
Modelsim 6.0 للحصول على الدعم ولقد سطر من ضمن الخيارات SystemC المدونة.

سطر جديد vsim خيار SystemC argc / argv الدعم :
[- sc_arg <string>...]
ويحدد سلسلة يمثل بدء الحجة التي يمكن الوصول إليها لاحقا من داخل SystemC عبر sc_argc () وsc_argv () وظائف.

وظائف جديدة :
int sc_argc ()
تشار const * const * sc_argv ()
هذه الوظائف العالمية التوالي عودة عدد من الحجج والفعلية المحددة على سطر vsim مع خيار
بين sc_arg.هذه المهام يمكن الاحتكام إليها من أي مكان داخل SystemC المدونة.
SystemVerilog دينامية ذكريات الآن في memtool تدعم واجهة المستخدم الرسومية.
WLF وقت الإنهيار هو ميزة جديدة تسمح ثلاث طرق مختلفة لتسجيل الأحداث WLF الملف.طرق يسيطر مع vsim قيادة التحول أو WLFCollapseMode modelsim.ini متغير.لفترة قصيرة ، وثلاث وسائل هي :
لا طي : جميع أحداث لتسجيل كل علامة مسجلة لWLF الملف.
دلتا طي : القيمة النهائية لتسجيل علامة مسجلة في نهاية الدلتا فيه إشارة واحدة أو أكثر من الأحداث.(افتراضي)
طي الوقت : القيمة النهائية لتسجيل علامة مسجلة في نهاية الخطوة في الوقت الذي إشارة واحدة أو أكثر من الأحداث.
يرجى الاطلاع على دليل المستخدم ModelSim لمزيد من التفاصيل.
SystemC التصحيح يشمل الآن مجاميع من اشارات والموانئ.المجاميع قد تكون صفائف ، الهياكل ، أو فئات فيها جميع الأعضاء إشارات أو الموانئ.المجاميع التي تجمع بين أشياء أخرى
، مثل وحدات أو م / س الجوهرية أنواع البيانات غير معتمدة في التصحيح ، وعلى الرغم من أنها لا تزال simulatable.
بنية myBus (
sc_signal ط ؛
د sc_signal ؛
) ؛

myBus busPair [2] ؛

ويوضح المثال أعلاه مجموعة من هياكل الاشارات.هذا المجمع هو مجموع debuggable وكما يبدو
، في اشارة ModelSim مع مجموعة من نوع الهيكل.المجموع الكلي وعناصره ويمكن الاطلاع المعتادة مع م / س النمط اللغوي :
وصف busPair
(دراسة busPair [0]. ط)
إضافة موجة busPair

اسم ملزمة ويجب تمكين لتصحيح الأخطاء من مجموع الاشارات والموانئ.
SystemC التصحيح الدعم يشمل الآن sc_fifos والموانئ لfifos.في ModelSim ، sc_fifo يبدو مجموعة من نوع T. fifos جميع تطبيع لدراسة العرض من قبل القيادة أو في واجهة المستخدم الرسومية مثل هذه النوافذ على ما يلي :
في
أقصى اليسار (دراسة commnd) أو أكثر من أعلى (الموج نافذة) عنصر القيمة القادمة يجب أن تقرأ من fifo.
كل عنصر من عناصر يرد.
العناصر الفارغة علامة غير المستخدمة.
العنصر التالي الذي يمكن أن المكتوب هو أكثر من اليسار أو من أعلى إلى معظم العناصر غير المستخدمة.
SystemC بدائية مثل القنوات sc_semaphore وsc_mutex الآن بدعم لتصحيح.
عضو SystemC المتغيرات من وحدات (SC_MODULE) حاليا بدعم لتصحيح.
.

ModelSim 6.0 يدعم SystemC على ويندوز.
sccom الاستخدامات MinGW دول مجلس التعاون الخليجي 3.2.3 لتجميع SystemC شفرة المصدر.سي التصحيح ويدعم ويندوز مع MinGW gdb 6.0.
وفاة المعلم على ما يعتقد انه كوليسترول SystemC والحدود الآن دعمها.
sccom العمل الآن دعمها.
vcom والدعم الافتراضي vsim الآن ملزمة في الوقت تجميع أو تحميل VHDL ملزمة لعناصر من الحالات إلى الكيانات.الافتراضي هو 6.0 في أداء وتقصير ملزم في وقت الحمل.
اختيار الوقت الافتراضي ملزمة :
استخدام vcom - bindAtCompile التقصير في أداء ملزمة في تجميع الوقت.استخدام vcom - bindAtLoad التقصير في أداء ملزم في وقت الحمل.
حدد BindAtCompile المتغير في modelsim.ini الملف 1 التقصير في أداء ملزم في تجميع الوقت.ترك مجموعة متنوعة ل0 ملزمة لpeform التقصير في وقت الحمل.
المقارنة بين البلدين الافتراضي ملزمة مرات :
ملزمة للتقصير في تجميع وتوفر الوقت في وقت سابق من الكشف عن أخطاء واضحة في بعض الأحيان قد تعطي رسائل خطأ.ومع ذلك ، يتطلب من أسفل إلى أعلى من أجل تجميع (أي ، يجب أن يكون الكيان instantiated جمعت قبل وحدة التصميم instantiates.) كما أن بعض رسائل التحذير زائفة قد تكون ولدت.
ملزمة للتقصير في الوقت تحميل يعطي مزيدا من المرونة في الترتيب الذي وتصميم وحدات تحليل لا يعطي رسائل التحذير التي لا داعي لها.
من المتوقع ان الخلافات مع النسخ السابقة ModelSim :
عند استخدام الافتراضي ملزم في وقت الحمل ، وعدد أقل من تصميم وحدات تجميع خلال تحميلها ، لذلك الملف vcom.log سيكون أقل "تحميل" الرسائل.
عند استخدام الافتراضي ملزم في وقت الحمل ، ومجمع لا تحقق لمعرفة ما اذا كان من الممكن تقصير ملزمة.لذلك ، مثل الرسائل التالية لن تظهر : "** تحذير : [1] File1.vhd (532) : لا يوجد تقصير ملزمة للمكون' xyz '(لا يوجد كيان اسمه' xyz 'تم العثور على.)"
المتعلقة بخسائر الإنتاج والمبيعات 1.1 العلامة الميزة الآن دعمها.
على سبيل المثال :
-- البولندي mylabel : تأكيد أبدا (العد> الحد) ؛
المتعلقة بخسائر الإنتاج والمبيعات 1.1 في تقرير تم إضافة كلمة رئيسية لتوجيهات والبولندي
، في تأكيد الدخول أو نسخة.
على سبيل المثال :
-- التأكيد على الإطلاق البولندي (العد> الحد) في التقرير "تعداد أكثر من الحد المسموح به."؛
التغطية الفنية ينفذ ModelSim 6.0 تغطية خسائر الإنتاج والمبيعات عن طريق التوجيه.وهناك تغطية واجهة المستخدم الرسومية وظيفية متاحة باعتبارها واحدة من المنتجات التي توفر التصحيح نوافذ المتصفح ومختلف GUIs.أما واجهة سطر fcover متاح.هناك فصل للجنوب شرق دليل على أن يناقش ميزات جديدة.
شفرة المصدر الأولي للافراج عن... / modeltech / verilog_src / verilog_psl_checkers و... / modeltech / vhdl_src / vhdl_psl_checkers المكتبات.
فإن SystemVerilog المباشر واجهة برمجة (إدارة الإعلام) ، ويدعم في ModelSim 6.0.ModelSim بين
إدارة شؤون الإعلام هي متوافقة مع SystemVerilog 3.1a LRM.وهناك العديد من أوجه القصور الحالية في الإفراج عن :
Structs والنقابات لا يمكن تمرير الحجج لاستيراد أو تصدير المهام / وظائف
صفائف مفتوح لا يمكن تمرير الحجج لتصدير مهام / وظائف
فتح صفائف غير معتمدة
الاستيراد والتصدير المهمة / الوظيفة parameterized مع أنواع الحجج التي تدعم فقط في تدفق vopt
إذا كان لإدارة شؤون الإعلام والمهام / الوظائف الحالية في تصميم وتوفير نقطة تفتيش غير مدعوم
إذا كان لإدارة شؤون الإعلام والمهام / الوظائف الحالية في تصميم وإعادة من الوقت 0 غير مدعوم
فإن rs6000 منصات rs64 وغير معتمدة في الافراج عن 6.0Beta1
يرجى الاطلاع على ModelSim 6.0 دليل المستخدم لمزيد من التفاصيل حول استخدام إدارة شؤون الإعلام على منصة الاختيار.
SystemVerilog السمات الجديدة :
Integer / المنطق الحقيقي & الأخطاء المطبعية
المنطق نوع البيانات
shortreal حقيقية وأنواع البيانات
الفراغ أنواع البيانات
الفصول ، دعما جزئيا
نوع الصب
مجموعة وظائف والاستعلام
النقابي وأساليب مجموعة المصفوفات &
الثوابت
احالة مشغلي
العمليات على المنطق وبعض أنواع
البرية والبرية والمساواة وعدم المساواة
في حين لا الحلقة
الوثب البيانات
always_comb always_latch & always_ff
باطل وظائف
الطبقة الأجسام ، وخصائص الكائن وأساليب Constuctors
وهذه الطبقات
خففت ميناء الصدد القواعد
مرة وحدة & الدقة
واجهة modports
المهام والوظائف في الوصل
Parameterized البينية
واجهة برمجة المباشر (انظر المذكرة باطلاق سراح 50)