باستخدام التوليف وتيرة

[guzhal]

أعطني أي شخص 1.can كله وتيرة تدفق pks_shell أداة انا كتابة ملف vhdl وأستطيع أن أمضي تصل "بناء العامة" ، وعلى الوجه الأمثل (إعطاء خطأ : floorplan منطقة غير محددة) والكتابة الى فيريلوج netlist الملف. إذا أعطي هذا فيريلوج netlist الملف كمدخل اللقاء ، فإنه يعطي خطأ في فيريلوج الملف.

لقاء 2.Does أداة مساهمة netlist يأخذ في الشكل فقط فيريلوج vhdl netlist أو يمكن أن يعطى لها.....؟<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="السؤال" border="0" />guzhal

 

[gliss]

PKS فعليا مطلع التجميعي.لذلك تحتاج floorplan المعلومات.وهذا يعني أن عليك أن تذهب إلى أداة مثل اللقاء ، كتابة ملف واحد على مواطنه العودة الى PKS.

إذا كان لديك أي قضايا أخرى ، في مرحلة ما بعد رسائل خطأ الخاص بك على وجه الدقة.

 

[vlsi_whiz]

مرحبا ،

وإليك كامل لتدفق التوليف بينها المسح ادراج.أنا didn't تشمل تدفق PKS كما تفعل عادة شركة بروكتر آند آر يدويا في شركة نفط الجنوب اللقاء.هذا التدفق سيحصل لك الناتج فيريلوج netlist.

شركة نفط الجنوب في لقاء يستغرق سوى فيريلوج وnetlist لا يقرأ ملفات VHDL / netlists.يمكنك استخدام ملفات VHDL توليف PKS أو بناء غيتس والكتابة وضع فيريلوج netlist لشركة بروكتر آند ر.

وإليك كامل التدفق :

الرمز :# -------------------------------------------------

# الإعداد وDirs ليب

# تغيير lib_dir تشير إلى التوليف الذي تستخدمه المكتبة والدليل عليك اتباع الهيكل.مجموعة <lib_dir>..

مجموعة tcl_dir دولار lib_dir / تى سى ال

مجموعة rtl_dir دولار lib_dir / ار تى ال

مجموعة lib_dir دولار lib_dir / تحرر

مجموعة rep_dir دولار lib_dir / الحزب الثورى التنزانى

مجموعة adb_dir دولار lib_dir ومصرف التنمية الأفريقي# ------------------------------------------------# ------------------------------------------------

# مجموعة غلوبالسset_global message_verbosity_level 8

set_global echo_commands الحقيقي

set_global report_precision 5

set_global fix_multiport_nets الحقيقي

set_global sdc_write_unambiguous_names كاذبة

set_global line_length 1000

# -----------------------------------------------# -----------------------------------------------

# اقرأ الفنية Libsread_tlf دولار lib_dir/slow_4.3.tlf

read_tlf دولار lib_dir/pllclk_slow_4.3.tlf

read_tlf دولار lib_dir/ram_128x16A_slow_4.3.tlf

read_tlf دولار lib_dir/ram_256x16A_slow_4.3.tlf

read_tlf دولار lib_dir/rom_512x16A_slow_4.3.tlf

read_library_update دولار lib_dir/tpz973gwc-lite_4.3.tlfset_global target_technology البطيء# تقرير المكتبة

report_library

# -----------------------------------------------# -----------------------------------------------

# اقرأ مصدر ملفات (VHDL أو فيريلوج)read_verilog <pathلfile/filename.v>أوread_vhdl <pathلfile/filename.vhd># العامة بناء البوابة على مستوى netlist

do_build_generic# راجع لأخطاء netlist / تحذيرات

check_netlist - مطنب

# -----------------------------------------------# -----------------------------------------------

# حدد مسح التأكيدات

issue_message النوع من المعلومات "لرسم الخرائط test_control المركبة"set_current_module test_control

do_xform_map

set_dont_modify [hier نجد بين وحدة test_control]

set_current_module [إيجاد وحدة dtmf_chip]issue_message النوع من المعلومات "لإعداد مسح طريقة التجميع في سلسلة"set_scan_style muxscan

set_global dft_scan_path_connect tieback

set_global dft_scan_avoid_control_buffering الحقيقي

set_scan_mode IOPADS_INST / Pscanenip / 1 جيمcheck_dft_rules# إصلاح الأخطاء في هيكل DFT

set_test_mode_setup test_mode 1

set_test_mode_setup إعادة 0

check_dft_rules

# ------------------------------------------------# ------------------------------------------------

# تحديد توقيت والتوليف القيود

# ----------------------------------------# وضع التوقيت والتسلسل الهرمي للالسياق "

issue_message النوع من المعلومات "--> إنشاء التوقيت والتسلسل الهرمي للالسياق..."set_current_module dtmf_chip

set_top_timing_module dtmf_chip# وضع مثالي ساعات "

issue_message النوع من المعلومات "--> تحديد ساعات المثل..."

set_clock vclk1 الفترة 6.0 - الموجي 3.0) (0

set_clock vclk2 الفترة 12.0 - 6.0 الموجي (0)# وضع الابتدائي ساعات

issue_message النوع من المعلومات "--> تحديد ساعات الابتدائي..."

set_clock_root طوال اليوم vclk1 [تجد الميناء refclk]# وضع داخليا ساعات

issue_message النوع من المعلومات "--> تحديد ساعات داخلية..."set_generated_clock تسمية vclk1_int1 من بين DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / clkdivide_by - 2 DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / write_reg / س

set_generated_clock تسمية vclk1_int2 من بين DTMF_INST / DMA_INST / clk - divide_by 2DTMF_INST / DMA_INST / write_reg / سissue_message النوع من المعلومات "--> تعيين Muxed ساعات..."

مجموعة clock_pin [تجد - hier دبوس DTMF_INST / TEST_CONTROL_INST / m_clk]

مجموعة drive_pin [get_drive_pin - hier [get_info دولار صافي clock_pin]]

set_clock_info_change طوال اليوم vclk1 بين نقاط البيع drive_pin دولار

set_clock_insertion_delay دبوس drive_pin 2.0 دولار(foreach الساعة m_rcc_clk m_spi_clk m_dsram_clk m_ram_clk m_digit_clk) (

مجموعة clock_pin [تجد - hier دبوس DTMF_INST / TEST_CONTROL_INST / دولار على مدار الساعة]

مجموعة drive_pin [get_drive_pin - hier [get_info دولار صافي clock_pin]]

set_clock_info_change طوال اليوم vclk2 بين نقاط البيع drive_pin دولار

set_clock_insertion_delay دبوس drive_pin 2.0 دولار

)set_clock_uncertainty 0.25# تحديد مدخلات والمخرجات الموانئ قيود "

issue_message النوع من المعلومات "--> تحديد مدخلات والمخرجات الموانئ القيود..."

set_input_delay طوال اليوم vclk1 0.5 [get_names [تجد بين المدخلات - no_clocks]]

set_external_delay طوال اليوم vclk1 0.5 [get_names [تجد بين مخرجات الميناء *]]

set_external_delay طوال اليوم vclk1 0.5 [get_names [تجد بين مخرجات tdigit *]]# Multicycle وتحديد مسارات الزور

issue_message النوع من المعلومات "--> Multicycle وتحديد مسارات الكاذبة..."

set_cycle_addition إلى DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / acc_reg * 1

set_cycle_addition إلى DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / p_reg * 1

set_cycle_addition إلى DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / ov_flag_reg * 1من إعادة set_false_path -set_constant_for_timing 0 test_mode

set_constant_for_timing 0 scan_en# وضع قواعد التصميم

issue_message النوع من المعلومات "--> تعيين Desgin القواعد..."

set_slew_time_limit 2.3 [تجد بين الموانئ - noclocks *]

set_global fanout_load_limit 15set_drive_cell الخلايا PDO04CDG [العثور على مدخلات noclocks *]

set_port_capacitance [expr] get_cell_pin_load الخلايا PDIDGZ دبوس وتطوير الأداء] * 2.0 [] إيجاد المخرجات *]# وضع السلك تحميل النماذج

issue_message النوع من المعلومات "--> وضع أسلاك تحميل..."

set_wire_load TSMC18_Conservative

set_wire_load_mode المغلقة

set_wire_load_selection_table WireAreaCon

# --------------------------------------------# راجع القيود

check_timing - بالتفصيل# إنشاء مجموعة مسارات

set_path_group الاسم في الفترة من [العثور على مدخلات noclocks *]

set_path_group_options في target_slack - 0.2 - all_end_pointsset_path_group الاسم خارج [إيجاد المخرجات *]

set_path_group_options خارج target_slack 0.5 - all_end_pointsset_path_group تسمية vclk2_group - clock_from vclk2

set_path_group_options vclk2_group - target_slack 0.0 - all_end_pointsset_path_group تسمية vclk1_group - clock_from vclk1

set_path_group_options vclk1_group - target_slack -1.0 - all_end_points# تحسين

do_optimize# تقرير وتحليل التغطية

report_analysis_coverage> دولار rep_dir / report_analysis_coverage.rpt

report_analysis_coverage - check_type الإعداد نوعا من الركود -> rep_dir دولار / setup.rpt# إنشاء منطقة توقيت وتقارير

report_timing> دولار rep_dir / setup_timing.rpt

report_area> دولار rep_dir / area.rpt# بتكا الأمثل netlist وقواعد البيانات

write_verilog الهرمي adb_dir دولار / dtmf_chip_opt.vs

write_adb دولار adb_dir / dtmf_chip_opt.adb# صل الاشعة سلسلة السابق ، في مسح تم ربط

# لمسح بالتخبط على كل ذلك من مأزق في مسح لمسح بها

# سابق من بالتخبط. تى سى ال السيناريو يتضمن تحويل

set_number_of_scan_chains 3set_scan_data (IOPADS_INST/Ptdspip00/C)) (IOPADS_INST/Ptdspop00/I - shared_out

set_scan_data (IOPADS_INST/Ptdspip01/C)) (IOPADS_INST/Ptdspop01/I - shared_out

set_scan_data (IOPADS_INST/Ptdspip02/C)) (IOPADS_INST/Ptdspop02/I - shared_outset_dft_compatible_clock_domain - sameclock

set_global سلسلة dft_scan_path_connectdo_xform_connect_scan# فحص الاشعة بعد توقيت إدراج

report_timing بين أواخر> rep_dir دولار / setup_scan_timing.rpt# تدريجي التوقيت الأمثل

set_path_group_options vclk1_group - target_slack 0.0 - all_end_points

do_optimize - المتزايدة بين dont_reclaim_area# إنشاء منطقة التوقيت الجديد والتقارير

report_timing في وقت متأخر من nworst - 5> دولار rep_dir / setup_scan_incr_opt_timing.rpt

report_timing بين أوائل> rep_dir دولار / hold_timing.rpt# اكتب الجديد netlist وقواعد البيانات

write_verilog الهرمي adb_dir دولار / dtmf_chip.scan.vs

write_adb دولار adb_dir / dtmf_chip.scan.adb# اكتب القيود في شكل قيود Synopsys (عامة)

write_sdc sdc_out.tcl# اقرأ القيود في شكل قيود Synopsys

read_dc_script - نطاق bg_constraints.tcl - write_only sdc_out.tcl#؟؟

خروج

 

[azerm]

هذا التدفق هو طيب مع حرس الحدود؟

 

[Guest]

أعتقد ذلك.

 

[omara007]

azerm كتب :

هذا التدفق هو طيب مع حرس الحدود؟

 

[aravind]

لماذا أنت غير قادر على استخدام الأدوات وتيرة RTLCompiler التوليف.هذا هو افضل بكثير من pks وحرس الحدود.