ةداملا مسا : رمز Synthesisable ليخرج أولا

[arunragavan]

كذلك الرجال..أحتاج إلى synthesisable إتش دي إل رمز ليخرج أولا..يخرج أولا متزامنة.لا يمكن لاحد ان يساعدني مع رمز وكذلك شرح workin الأساسية لإنشاء وحدة asyn يخرج أولا.

 

[Guest]

arunragavan كتب :

كذلك الرجال..
أحتاج إلى synthesisable إتش دي إل رمز ليخرج أولا..
يخرج أولا متزامنة.
لا يمكن لاحد ان يساعدني مع رمز وكذلك شرح workin الأساسية لإنشاء وحدة asyn يخرج أولا.

 

[arunragavan]

نقي في إتش دي إل رمز ليخرج أولا من دون dependecies architectrural...

أ رموز synthesizable وsimulatable ليخرج أولا

مع التحيات ،

 

[nand_gates]

مرحبا ،
هنا هو رمز يخرج أولا العودة الطويلة أنا تحميل رمز uart من ذلك.....
ويساعد هذا الأمل!

رمز :

ieee المكتبة ؛

ieee.std_logic_1164.all استخدام ؛

ieee.std_logic_unsigned.all استخدام ؛dp_ram الكيان

عام (

العرض : الطبيعية : = 8 ؛ -- عرض البيانات

ADDR_WIDTH : الطبيعية : = 8 -- عنوان العرض :

(؛)

(الميناء

rst : في std_logic ؛ -- تعيين

rd_clk : في std_logic ؛ -- قراءة الساعة

wr_clk : في std_logic ؛ -- الكتابة على مدار الساعةdata_in : في std_logic_vector (العرض - 1 downto 0) ؛ -- إدخال البيانات

data_out : خارج std_logic_vector (العرض - 1 downto 0) ؛ -- إخراج البياناتrd_addr : في std_logic_vector (ADDR_WIDTH - 1 downto 0) ؛ -- قراءة عنوان

wr_addr : في std_logic_vector (ADDR_WIDTH - 1 downto 0) ؛ -- كتابة عنوانrd_en : في std_logic ؛ -- قراءة تمكين

wr_en : في std_logic -- تمكين الكتابة

(؛)

نهاية الكيان dp_ram ؛العمارة الفنزويلية من هو dp_ram

register_array النوع هو مجموعة (مجموعة الطبيعية <>) من std_logic_vector (العرض - 1 downto 0) ؛إشارة الفنزويلية : register_array (0 إلى (2 ** ADDR_WIDTH - 1)) ؛يبدأ

-- citanje عز memorije

قراءة : عملية (rst ، rd_clk ، rd_en ، rd_addr) هو

يبدأ

إذا كان (rst = '1') ثم

data_out <= (الآخرين => '0') ؛

آخر -- إذا rising_edge (rd_clk) ثم

-- إذا كان (rd_en = '1') ثم

data_out <= الفنزويلية (conv_integer (rd_addr)) ؛

-- آخر

-- data_out <= الفنزويلية (conv_integer (rd_addr)) ؛

-- data_out <= (الآخرين => 'ى') ؛

-- إذا كانت الغاية ؛

إذا كانت الغاية ؛

نهاية عملية القراءة ؛الكتابة : عملية (rst ، wr_clk) هو

يبدأ

إذا كان (rst = '1') ثم

لأنني في ل0 (2 ** ADDR_WIDTH - 1) حلقة

الفنزويلية (ط) <= (الآخرين => '0') ؛

حلقة الغاية ؛

rising_edge elsif (wr_clk) ثم

إذا كان (wr_en = '1') ثم

الفنزويلية (conv_integer (wr_addr)) <= data_in ؛

إذا كانت الغاية ؛

إذا كانت الغاية ؛

نهاية عملية الكتابة ؛نهاية العمارة الفنزويلية ؛

 

[Guest]

[No message]

 

[arunragavan]

بفضل المتأنق..وكنت قادرا على توليف ذلك..ماذا ستطرح على الفرق الأساسي ن بنية هذا يخرج أولا عندما أستخدمها ن asyn الاتصالات المخطط.عندما كنت في حاجة لكل من البيانات والاشارات (instructuctions -- مثل طلب وack) ليكون passwed ليخرج أولا من خلال الاتصالات أن تبدأ.

مع التحيات ،

 

[nand_gates]

مرحبا ،
وأنا آسف رمز المقدمة ليخرج أولا متزامن.لأجل
يخرج أولا asynch الرجوع إلى تطبيق Xilinx تلاحظ في الرابط أدناه...
http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp؟sGlobalNavPick=&sSecondaryNavPick=&category=-1209897&iLanguageID=1وأضاف بعد 28 دقيقة :مرحبا ،
Xilinx من موقع التحميل xapp258.pdf والملفات xzpp258.zip!