ذاكرة الوصول العشوائي الساكنة VHDL مدونة

[zilak]

مرحبا...أنا بحاجة لVHDL قانون 16 * 16 بت ساكنة رام تعمل مع / بدون قراءة عازلة ومع / بدون تقسيم...

وشكرا سلفا ،
Zilak

 

[Guest]

هذا وعادة ما يستخدم من أدوات محددة FPGA البائع.والسبب هو انه عندما كان معظم محددة لتنفيذ الاتفاق وكفاءة.إذا كنت تستخدم Xilinx FPGAs ، CoreGen أداة تستخدم لتوليد نموذج VHDL أن تفعل هذه المهمة.إذا كنت تستخدم بائع آخر ، والبحث عن مجموعة أدوات لشيء من هذا القبيل أو زيارة موقعه على الانترنت.

 

[my_garden]

مرحبا Zilak ،
لمعلوماتك.
------------- مزيف المزدوجة ميناء مثال VHDL
مكتبة IEEE ؛
استخدام IEEE.std_logic_1164.all ؛
استخدام IEEE.std_logic_arith.all ؛
استخدام IEEE.std_logic_unsigned.all ؛

هو كيان daul_port_ram
عامة (data_width : الطبيعية : = 8 ؛
addr_width : الطبيعية : = 16) ؛
الميناء (clk_in : في std_logic ؛
clk_out : في std_logic ؛
كنا : في std_logic ؛
addr_in : في std_logic_vector (addr_width -- 1 downto 0) ؛
addr_out : في std_logic_vector (addr_width -- 1 downto 0) ؛
data_in : في std_logic_vector (data_width -- 1 downto 0) ؛
data_out : من أصل std_logic_vector (data_width -- 1 downto 0)
(؛)
نهاية daul_port_ram ؛

الهيكل daul_port_ram_arch من هو daul_port_ram

هو نوع mem_type مجموعة (2 ** addr_width downto 0) من std_logic_vector (data_width -- 1 downto 0) ؛
إشارة الفنزويلية : mem_type ؛

يبدأ

mem_write : عملية (clk_in)
يبدأ
إذا clk_in'event وclk_in = '1' ثم
اذا كنا = '1')
، ثم
الفنزويلية (conv_integer (addr_in)) <= data_in ؛
إذا كانت الغاية ؛
إذا كانت الغاية ؛
نهاية عملية الكتابة ؛

mem_read : عملية (clk_out)
يبدأ
إذا clk_out'event وclk_out = '1' ثم
data_out <= الفنزويلية (conv_integer (addr_out)) ؛
إذا كانت الغاية ؛
نهاية عملية القراءة ؛

نهاية daul_port_ram_arch ؛

 

[Guest]

يعلق هو فيريلوج vhdl ومدونات حوالي 26 أنواع مختلفة من الأكباش

هذه المدونات من xilinx XST userguide

وهي :<img src="http://images.elektroda.net/99_1233617353_thumb.gif" border="0" alt=""/>عذرا ، لكنك في حاجة إلى تسجيل الدخول لمشاهدة هذه الضميمة

 

[Mejdi_tn]

-------------------------------------------------- --------------------------------
-------------------------------------------------- ------------------------------
-- Titre : رام synthétisable
-- مشروع :
-------------------------------------------------- -----------------------------
-- Fichier : ram_simple.vhd

-------------------------------------------------- -----------------------------
-- الوصف : ذاكرة الوصول العشوائي avec une seule العنوان المزيد deux horloges
-- وصف conforme غرار وثيقة leo_tech.pdf صفحة 292
-- سطح occupee : 16 وظيفة والمولدات

-------------------------------------------------- -----------------------------
المكتبة ieee ؛
استخدام ieee.std_logic_1164.ALL ؛
استخدام ieee.numeric_std.ALL ؛

هو كيان ram_simple
بورت)
إشارة البيانات : في std_logic_vector (7 DOWNTO 0) ؛
إشارة : في std_logic_vector (4 DOWNTO 0) ؛
اشارة نحن inclock ، outclock : في std_logic ؛
إشارة ف : std_logic_vector خارج (7 DOWNTO 0)) ؛انتهى ram_simple ؛البنية fe2 من هو ram_simple

هو من النوع mem_type مصفوفة (31 DOWNTO 0) من std_logic_vector (7 DOWNTO 0) ؛
إشارة الفنزويلية : mem_type ؛
إشارة address_int : غير موقعة (4 DOWNTO 0) ؛

ستبدأ -- ex2
l0 : عملية (inclock ، outclock ، فإننا ، ومعالجة)

ستبدأ -- عملية
اذا (inclock = '1' وinclock'event) ثم
address_int <= غير موقعة (معالجة) ؛
وإذا كنا = '1' ثم
الفنزويلية (To_integer (غير موقعة (العنوان))) <= البيانات ؛
النهاية
، اذا كان ؛
النهاية
، اذا كان ؛
اذا (outclock = '1' وoutclock'event) ثم
ف <= الفنزويلية (to_integer (address_int)) ؛
النهاية
، اذا كان ؛

انتهاء العملية ؛

انتهى fe2 ؛