D
dfrndez
Guest
مرحبا ، أي مساعدة سيكون موضع تقدير أقل من ذلك بكثير. إنني تنفيذ PLL (مركب التردد) ، الناتج من VCO أن يكون 26 غيغاهيرتز والإدخال 812.5 ميجاهيرتز. أخطط لاستخدام زوجين من ILFDs ومقسم ثابت. إنني تنفيذ المنطق التالية CML المفرق نمط ثابت في CMOS و130nm لا يمكن الحصول على الترددات لتقسيم بنسبة 2 في الإيقاع. كما يمكنني الحصول على استجابة مماثلة مع ILFD التي لا أفهم حقا لأنها المذبذب LC بسيط هو أن الإيقاع وقال لي عبر PSS تتأرجح عند 13 غيغاهرتز مستقل للمدخلات VCO ، ولكن عندما أقوم بإضافة الإدخال 26 غيغاهيرتز من خلال مكثف المرفقة لبوابة الترانزستور التحيز ، ثم الإيقاع النواتج عابر 26 غيغاهيرتز بدلا من 13 غيغاهرتز. لقد تعلق لي ثيقة حول ما أنا أشير هنا إلى بالضبط. نأمل أن هذا القلق قد يتردد صداها مع شخص هنا ممن واجه مثل هذه القضايا من قبل. أشكركم ، ديفيد