عن التأخير

[bjzhangwn]

أنا الخلط بينه وبين عملي ، وأنا مصمم التفاعل بين 100Mhz ويجب أن نعمل و150Mhz ،
وهي الآن تعمل بشكل جيد في واجهة 100m ، ولكن إذا كانت سرعة 150m ، والمشكلة الآن هي أن الجهاز لا extenal عينة من البيانات correctly.and تأخر فترة تزيد على 1!

 

[tom123]

أعتقد أن عليك أن ضع تصميم مدخلات الانتاج وسجل سجل

cel في الإعلام والتوعية من FPGA ، في الوقت نفسه ،
يمكنك استخدام pll في تحسين fpga

توقيت الإعلام والتوعية ، وهذا على درجة البكالوريوس مساعدة كبرى.bjzhangwn كتب :

أنا الخلط بينه وبين عملي ، وأنا مصمم التفاعل بين 100Mhz ويجب أن نعمل و150Mhz ، وهي الآن تعمل بشكل جيد في واجهة 100m ، ولكن إذا كانت سرعة 150m ، والمشكلة الآن هي أن الجهاز لا extenal عينة من البيانات correctly.and تأخر فترة تزيد على 1!

 

[srik_naidu]

مرحبا ،
استخدام الفاصلة في المدخلات والمخرجات من التصميم.

فيما يتعلق ،
srik