[فيريلوج] Bitwise ثنائي الاتجاه الميناء

[davorin]

هل هناك طريقة أنيقة لوصف bitwise ثنائي الاتجاه في ميناء فيريلوج؟

على سبيل المثال في مثل رقائق 8255/6522 حيث كل بت ويمكن حسب المدخلات والمخرجات؟

اعرف انني استطيع وصف ذلك شيئا فشيئا.ولكن هل هناك وسيلة أكثر كفاءة لوصف ذلك؟

 

[Guest]

ويتوقف ذلك على FPGA ، لا يجوز لك necessarely داخلية الثلاثية حالة المخزونات الاحتياطية اللازمة لذلك.ومع ذلك ، فقد FPGA كل دولة الثلاثية الإعلام والتوعية.

فإن فيريلوج keywork لالثلاثية دولة عازلة 'bufif0' و 'bufif1'.ومع ذلك ،
يمكنك استخدام نماذج محددة فيريلوج الخاص بك للتعرف FPGA.

لكم ببساطة الى وجود صلة من المدخلات دبوس دبوس أخرى إلى الشريط
الحدودي المحتل المدخلات ، في كلا الاتجاهين ، والسيطرة على البوابة كما يحلو لك.تأكد من عدم تمكن كل من بوابات simultanously أو آخر ، قد يحدث نتيجة معروف (إما بوابات الناتج سيتوجه الى ارتفاع أو انخفاض ، ingluding التذبذب).

الرمز :

يمكن

------ ب>

|

| / |

/ |

-- <|----------------

| \ | |

أ -- \ | | \ باء ---

| | \ |

---------------|> --

| /

| / |

تمكين |

أ> ------ باء

 

[google]

[No message]

 

[mc_navman]

وحدة الإعلام والتوعية (clk ، الميناء) ؛
مدخلات clk ؛
inout [7:0] الميناء ؛

ريج [7:0] PortDir ؛
ريج [7:0] OutData ؛

تخصيص ميناء [0] = PortDir [0]؟OutData [0]
: 1bZ ؛
تخصيص ميناء [1] = PortDir [1]؟OutData [1]
: 1bZ ؛

/ / هذه ليست كاملة وعلى مقربة من أعلى رأسي ولكن ذلك ينبغي أن تولي
/ / لك فكرة

 

[davorin]

اقتباس :

تخصيص ميناء [0] = PortDir [0]؟
OutData [0] : 1bZ ؛

تخصيص ميناء [1] = PortDir [1]؟
OutData [1] : 1bZ ؛

 

[motopiza]

ما وصف ب "طريقة أكثر كفاءة" التي تفكر في أن تكون مثاليا؟

وأعتقد أن ذلك غير كاف ما سؤالك تتوقع الجواب.

وأعتقد أنه لا يوجد سوى طريقة التي تولد 1 بت في الوقت الذي تستخدم "لحلقة" اللغوي.

 

[davorin]

أكثر كفاءة / وسيلة قابلة لل:

ان ليس لدي لكتابة سطر منفصل لكل بت (س ؛
هذا على ما يرام لمدة 8 بت الموانئ...

ولكن يبدو وكأنه لا يوجد في بناء أصغر فيريلوج...

 

[motopiza]

يمكن استخدام "توليد" اللغوي.