كيفية استخدام "تجميع" عندما يكون نفس التصميم

[tavidu]

كيفية استخدام "الترجمة" عند تصميم إطار وحدة نمطية هو instaniated مرتين؟

على سبيل المثال :
أعلى وحدة ()

D_SUB u_0 () ؛
D_SUB U_1 () ؛

endmodule

عندما كنت تجميع أعلى العاصمة خطأ infromation يخرج.
أنا لا أريد استخدام "uniquify" لcheange D_SUB إلى 2 اسم مختلف التصميم.
شكرا

 

[Guest]

Impossbile Consquence!

ومع ذلك حاول الخطوات التالية اثنين بدلا من واحدة :
<1> قراءة فيريلوج شكل "source_name"
<2> وضع module_nameمقابل

source_name read_verilog!ربما من المفيد!طومسون

 

[joe2moon]

في الحقيقة ، يمكنك أن تحقق عن طريق الخطوات التالية :
===============================
الخطوة 1) ترجمة / توليف التصميم / وحدة D_SUB الأولى ، وحفظ netlist لD_SUB_mapped.v

الخطوة 2) قراءة في تصميم أعلى D_SUB_mapped.v التي تستخدم بدلا من D_SUB_rtl.v

الخطوة 3) تجميع أعلى مع لا تلمس u_0 على سبيل المثال وU_1.
-------------------------------------------------- -------------------------------------------

 

[Guest]

[No message]

 

[yeewang]

D_SUB current_design
ترجمة
..... set_dont_touch
أعلى current_design
ترجمة....

sth.من هذا القبيل.

 

[Guest]

tavidu كتب :

كيفية استخدام "الترجمة" عند تصميم إطار وحدة نمطية هو instaniated مرتين؟على سبيل المثال :

أعلى وحدة ()D_SUB u_0 () ؛

D_SUB U_1 () ؛endmoduleعندما كنت تجميع أعلى العاصمة خطأ infromation يخرج.

أنا لا أريد استخدام "uniquify" لcheange D_SUB إلى 2 اسم مختلف التصميم.

شكرا