كيفية المشاركة في محاكاة VHDL / فيريلوج الترانزستور مع الدائرة؟

[willyboy19]

وإذا كنت قد ركبت IC5.0 وLDV5.1 في لينكس ، كيف يمكنني محاكاة المختلطة والتي تشمل تصميم الإشارات الترانزستور والدارات الرقمية على مستوى الكتل وصفها في فيريلوج / VHDL؟يمكن أن يتم ذلك في تصميم النظير للبيئة؟هل هناك دروس جيدة في هذا الصدد؟من فضلكم ساعدونا!

Willy

 

[Guest]

كما تعلمون ، على مستوى وحدات الترانزستور فقط متاحة في فيريلوج اللغة.يمكنك القيام بذلك في تصميم هرمي.وهو ما يعني أن عليك أن تكتب أو بعض وحدات العمليات الخاصة بك لوصف الرايت المستوى الفرعي
، وعليك أن تكتب بعض وحدات (دائما لبنات) والتي تشمل وصفا الترانزستور.إذا كنت لا تحتاج acurate توقيت الترنزستورات ،
يمكنك القيام بذلك في VHDL / فيريلوج دون محاكاة النظير.وبخلاف ذلك ، يجب أن تستخدم جزءا التناظرية وكنت أعتقد أن الكثير من المشاكل.

تمنيات ،
ك.

 

[willyboy19]

ك ، في بعض من الدوائر المختلطة إشارة ،
لا يسعني التناظرية تصميم الدارات في مستوى الترانزستور واستخدام الفنان لمحاكاة النظير.بالنسبة لبعض الدارات الرقمية في هذه التصاميم فيريلوج ألف ويبدو أن تعمل جيدا.

لكن مشكلتي فعلا تأتي عندما يكون لديك على نفس القدر من التعقيد النظام الرقمي ، حيث وصف ل- فيريلوج / نموذج ليس كافيا (هي مجموعة فرعية من فيريلوج ، على أي حال).في ظل هذا الوضع ، وكيف شارك في محاكاة دوائر تناظرية مع فيريلوج / VHDL وصف بنات الرقمي الكامل للتحقق من أداء النظام وظيفة في الإيقاع؟أعرف المشيرين الرسومات وتقدم ADMS الذي يجمع بين Eldo والقدرة على محاكاة ما يعتقد انه كوليسترول.

وأنا واثق من الإيقاع يمكن أن تفعل الشيء نفسه.يمكن للشخص يرجى المساعدة؟