كيفية تغيير رمز فيريلوج إلى رمز إتش دي إل

[TCY02]

كيفية تغيير رمز فيريلوج إلى رمز إتش دي إل
فعلا هو رمز من هذا القبيل
-------------------------------------------------- ---------------------

الموسيقى وحدة (clk ، ف) ؛
clk المدخلات ؛
ف الانتاج ؛

ريج [22:0] نغمة ؛
دائما @ (clk posedge) نغمة <= نغمة 1 ؛

سلك [6:0] منحدر = (لهجة [22]؟ نغمة [21:15] : ~ نغمة [21:15]) ؛
سلك [14:0] clkdivider = (2'b01 ، المنحدر ، 6'b000000) ؛

ريج [14:0] مضادة ؛
دائما @ (clk posedge) إذا (مكافحة == 0) مضادة <= clkdivider ؛ آخر مواجهة <= مكافحة - 1 ؛

ف حصوي ؛
دائما @ (clk posedge) إذا (مكافحة == 0) ف <= ~ ف ؛

endmodule
-------------------------------------------------- -----------------------------------------

 

[Guest]

استخدام العاشر هدل.فإنه يوفر طريقة التحويلات على حد سواء.ولكن أكثر من مرة للقيام جهد عالي ش تغييرات معينة.TestBenches هي الأكثر صعوبة كبيرة في تحويل.

 

[TCY02]

حيث يمكن الحصول على هذا البرنامج

 

[Renjith]

ش لم اختبار هذا الرمز؟
whatz القيمة الأولية لهجة "" متغير؟
آمل أن يكون هذا سوف تعطي نتائج المحاكاة الزائفة.

رمز تبدو بسيطة ، نستطيع manully تحويله إلى إتش دي إل

 

[nand_gates]

هنا يذهب رمز الكلمة!
قمت بترجمة يدويا!
ويساعد هذا الأمل!

رمز :

ieee المكتبة ؛

ieee.std_logic_1164.all استخدام ؛

ieee.std_logic_unsigned.all استخدام ؛

الموسيقى هي كيان(الميناء

clk : في std_logic ؛

س : من std_logic) ؛الموسيقى الغاية ؛

العمارة music_behave من الموسيقى

إشارة لهجة : std_logic_vector (22 downto 0) : = "0000000000000000000000" ؛

إشارة المنحدر : std_logic_vector (6 downto 0) ؛

إشارة clkdivider : std_logic_vector (14 downto 0) ؛

إشارة العداد : std_logic_vector (14 downto 0) ؛

تبدأ -- music_behaveالمنحدر <= نغمة (21 downto 15) xor ((لا لهجة (22)) و (لا لهجة (22)) و (لا لهجة (22))

و (لا لهجة (22)) و (لا لهجة (22)) و (لا لهجة (22)) و (لا لهجة (22))) ؛clkdivider <= "01" & & منحدر "000000" ؛عملية (clk)

q_tmp متغير : std_logic : = '0' ؛

تبدأ -- عملية

إذا clk'event وclk = '1' ثم -- ارتفاع حافة مدار الساعة

نغمة <= نغمة '1' ؛

إذا كان (العداد = 0) ثم

مكافحة <= clkdivider ؛

q_tmp : = لا q_tmp ؛

أيضا

مكافحة <= مكافحة -- 1 ؛

إذا كانت الغاية ؛

إذا كانت الغاية ؛

ف <= q_tmp ؛

عملية الغاية ؛

نهاية music_behave ؛

 

[masai_mara]

عذرا يبدو أنني في وقت متأخر ، على أي حال ، وهنا ترجمة لإتش دي إل :
رمز :ieee المكتبة ؛

ieee.std_logic_1164.all استخدام ؛

ieee.std_logic_unsigned.all استخدام ؛الموسيقى هي كيان

الميناء (clk : في std_logic ؛

س : من std_logic

(؛)

الموسيقى الغاية ؛العمارة قوس الموسيقى

إشارة لهجة : std_logic_vector (22 downto 0) : = (الآخرين => '0') ؛

إشارة المنحدر : std_logic_vector (6 downto 0) ؛

إشارة clkdivider : std_logic_vector (14 downto 0) ؛

إشارة العداد : std_logic_vector (14 downto 0) ؛

إشارة درجة الحرارة : std_logic : = '0' ؛يبدأramp <= tone(21 downto 15) when (tone(22) = '1') else tone(21 downto 15) xor "1111111";
clkdivider <= ( "01" & & منحدر "000000") ؛عملية (clk)

يبدأ

إذا rising_edge (clk) ثم

إذا كانت (مكافحة = "000000000000000") ثم

مكافحة <= clkdivider ؛

درجة الحرارة <= لا مؤقت ؛

أيضا

مكافحة <= مكافحة -- "000000000000001" ؛

إذا كانت الغاية ؛

إذا كانت الغاية ؛

عملية الغاية ؛

 

[maxer]

أي وقت آخر عليك القيام بشيء من هذا القبيل العاشر استخدام - هدل متأن beeing يدويا ثم الأمثل للنتائج..maxer

 

[Guest]

[No message]

 

[FPGAs]

يمكنك استخدام مينتور grapgic البرمجيات -----
إف بي جي إيه المسبق

 

[arunragavan]

أفضل أداة لverliog لإتش دي إل ، إتش دي إل لفيريلوج هو XHDL. انها ستحول بشكل أسرع وبطريقة فعالة.حاول هذا البرنامج.ش سوف تحصل على نتيجة جيدة.
يتمتع

 

[sxqzj]

وأتساءل لماذا كنت تريد أن تشانج فيريلوج إتش دي إل؟
أريد فقط أن تشانج رمز إتش دي إل لفيريلوج