ما هو سرقة الدراجات في مزلاج أساس الدوائر؟

[VLSImaniac]

مرحبا جميعا ،
يمكن لأي واحد يقول لي ما هي دورة سرقة؟

 

[Guest]

[No message]

 

[ubna]

في تصميم يتخبط كبيرة بما في ذلك ، إذا كان هناك الكثير من التأخير بسبب الدوائر المشتركة بين اثنين يتخبط وجه الخصوص ، ينبغي على مدار الساعة فترة زمنية يكون مرتفعا كما أن..ولكن التجارة لا يمكن أن يكون قبالة المعطاة لمجرد الحصول على ckt التوافقية واحدة.في تصميم كبير..وبالتالي فإن الحل هو عن طريق استخدام المزلاج..عندما مزلاج يستخدم بدلا من بالتخبط وبعد تأخير طويل ، لا يمكن للفترة على مدار الساعة
، انخفاضا كبيرا في ومزلاج تحصل على بياناتها بعد مرور بعض الوقت على حافة الإيجابية على مدار الساعة..هذه هي نعمة عظيمة لتطوير المعالجات مع الترددات المنخفضة على مدار الساعة..

ملاحظة : إن التأخير في الدوائر التوافقية يجب أن يكون أقل ، حتى أن البيانات من المزلاج يصل بالتخبط وقبل ساعة القادمة..

يرجى الضغط على زر ساعد إذا كنت تعتقد أن هذا أمر مفيد.

 

[Guest]

دورة سرقة يحدث عندما منطق التوافقية هي انتقلت من مرحلة واحدة على مدار الساعة لآخر من أجل التعادل المزلاج إلى مزلاج التأخير إشارة طوال مزلاج يستند تصميم وجود عدة المزلاج إلى مزلاج الأدوات stages.Synthesis قد يكون لها القدرة على أداء تلقائيا دورة سرقة خلال التحسين.