مسألة تصميم DPLL

[Guest]

DPLL في التصميم ، وهما تردد ينبغي المدخلات : هو إشارة وتيرة واحدة ، والآخر هو تكرار للعمل ومكافحة inc_dec وحدة ، وهو أعلى من ذلك بكثير ،
و 8 مرات (أو أعلى) من إشارة تردد.حتى في تصميم USB فيها بيانات معدل 12Mb /
ثانية أو 1.5Mb /
ثانية ، لا توجد مشكلة.ولكن إذا كانت الإشارة تردد أعلى بكثير ، فإن توقيت وسيتم تصميم وطموحة للغاية.ويمكن أن تحل هذه المشكلة؟

 

[zoovy]

لدغات الثعابين ،
لا اعتقد ان المشكلة هي على وجه الدقة من السهل حلها.ومع ذلك ، هناك أكثر من طريقة للجلد القط.ما هي المشكلة الحقيقية التي تحاول حلها.Zoovy

 

[google]

[No message]

 

[juripero]

واحد لاستخدام التناظرية PLL أعلى عندما يذهب freqency