D
dd2001
Guest
بلدي test_sm.v تم بنجاح تركيب وتوليف دققت في ASIC2.41 ، ولكن عندما كنت اضغط على الترشح ، فإنه لن تخلق netlist بالنسبة لي
، وتوليد الخطأ التالية :
@ أنا : : "دال : \ My_Design \ test_sm.v"
فيريلوج تحقق نجاحا في بناء الجملة!with name test_sm.v to synthesize
@ البريد | لا المكون
مع test_sm.v اسم لتوليف
@ انتهىأنا استخدم tutorial.syn تأتي مع أسيك 2.41 الإعداد لها
، وضيق الوقت لطاولة test_sm.v.
رمز على النحو التالي :
test_sm النمطية (مدار الساعة ، وإعادة تعيين ، in_bit ، out_bit) ؛
مدخلات مدار الساعة ، وإعادة تعيين ، in_bit ؛
out_bit الانتاج ؛
ريج [2:0] state_reg ، next_state ؛
المعلمة start_state = 3'b000 ؛
read_1_zero المعلمة = 3'b001 ؛
read_1_one المعلمة = 3'b010 ؛
read_2_zero المعلمة = 3'b011 ؛
read_2_one المعلمة = 3'b100 ؛
دائما @ (posedge أو إعادة عقارب الساعة posedge)
إذا كان (إعادة == 1'b1) state_reg <= start_state ؛ آخر state_reg <= next_state ؛
دائما @ (state_reg أو in_bit)
حالة (state_reg)
/ / start_state :
3'b000 :
إذا كان (in_bit == 0) next_state <= read_1_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_1_one ؛
آخر next_state <= start_state ؛
/ / read_1_zero :
3'b001 :
إذا كان (in_bit == 0) next_state <= read_2_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_1_one ؛
آخر next_state <= start_state ؛
/ / read_2_zero :
3'b011 :
إذا كان (in_bit == 0) next_state <= read_2_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_1_one ؛
آخر next_state <= start_state ؛
/ / read_1_one :
3'b010 :
إذا كان (in_bit == 0) next_state <= read_1_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_2_one ؛
آخر next_state <= start_state ؛
/ / read_2_one :
3'b100 :
إذا كان (in_bit == 0) next_state <= read_1_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_2_one ؛
آخر next_state <= start_state ؛
الافتراضي : next_state <= start_state ؛
endcase
تعيين out_bit = (((state_reg == read_2_zero) & & (in_bit == 0)) | | ((state_reg == read_2_one) & & (in_bit == 1)))؟1 : 0 ؛
endmodule
، وتوليد الخطأ التالية :
@ أنا : : "دال : \ My_Design \ test_sm.v"
فيريلوج تحقق نجاحا في بناء الجملة!with name test_sm.v to synthesize
@ البريد | لا المكون
مع test_sm.v اسم لتوليف
@ انتهىأنا استخدم tutorial.syn تأتي مع أسيك 2.41 الإعداد لها
، وضيق الوقت لطاولة test_sm.v.
رمز على النحو التالي :
test_sm النمطية (مدار الساعة ، وإعادة تعيين ، in_bit ، out_bit) ؛
مدخلات مدار الساعة ، وإعادة تعيين ، in_bit ؛
out_bit الانتاج ؛
ريج [2:0] state_reg ، next_state ؛
المعلمة start_state = 3'b000 ؛
read_1_zero المعلمة = 3'b001 ؛
read_1_one المعلمة = 3'b010 ؛
read_2_zero المعلمة = 3'b011 ؛
read_2_one المعلمة = 3'b100 ؛
دائما @ (posedge أو إعادة عقارب الساعة posedge)
إذا كان (إعادة == 1'b1) state_reg <= start_state ؛ آخر state_reg <= next_state ؛
دائما @ (state_reg أو in_bit)
حالة (state_reg)
/ / start_state :
3'b000 :
إذا كان (in_bit == 0) next_state <= read_1_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_1_one ؛
آخر next_state <= start_state ؛
/ / read_1_zero :
3'b001 :
إذا كان (in_bit == 0) next_state <= read_2_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_1_one ؛
آخر next_state <= start_state ؛
/ / read_2_zero :
3'b011 :
إذا كان (in_bit == 0) next_state <= read_2_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_1_one ؛
آخر next_state <= start_state ؛
/ / read_1_one :
3'b010 :
إذا كان (in_bit == 0) next_state <= read_1_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_2_one ؛
آخر next_state <= start_state ؛
/ / read_2_one :
3'b100 :
إذا كان (in_bit == 0) next_state <= read_1_zero ؛ آخر
إذا كان (in_bit == 1) next_state <= read_2_one ؛
آخر next_state <= start_state ؛
الافتراضي : next_state <= start_state ؛
endcase
تعيين out_bit = (((state_reg == read_2_zero) & & (in_bit == 0)) | | ((state_reg == read_2_one) & & (in_bit == 1)))؟1 : 0 ؛
endmodule