G
gezzas525
Guest
يجد صعوبة في تجميع مطرقة صغيرة لدرجة الماجستير المشروع ، وإدارة الهوية والولوج تستخدم لوضع إطار لإنشاء خلية 8x8 ذاكرة الوصول العشوائي.
هيريس مشكلة تصميم يجمع في يوني إف بي جي إيه باستخدام ميزة 5.3 ، ولكن في المنزل باستخدام الإصدار 6.2 من الناتج المتولد يختلف قليلا والأخطاء مدرجة أدناه.
** خطأ : واو : / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (112) : قرب "البدء" : نتوقع : انتهى
** خطأ : واو : / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (116) : بالقرب من "جميع" : نتوقع : معرفهنا ولدت من وضع ، أستطيع أن أرى لا بأس به.-- إتش دي إل الكيان crane.Ram.interface
--
-- منشأة :
-- من قبل -- kleo.UNKNOWN (زيوس)
-- في -- 01:18:04 18/01/2004
--
-- منشأ من قبل منتور جرافيكس 'هدل مصمم (الخرائط المواضيعيه) 2003.2 (البناء 2
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="هادئ" border="0" />--
ieee المكتبة ؛
ieee.std_logic_1164.all الاستعمال ؛
ieee.std_logic_arith.all الاستعمال ؛
رام هو كيان
بورت (
Address_H : في std_logic_vector (7 DOWNTO 0) ؛
MemIn_H : في std_logic_vector (5 DOWNTO 0) ؛
wr_H : في std_logic ؛
MemOut_H : نفاد std_logic_vector (5 DOWNTO 0)
(؛)
-- الإعلانات
انتهى رام ؛
--
-- إتش دي إل الهندسة المعمارية crane.Ram.struct
--
-- منشأة :
-- من قبل -- kleo.UNKNOWN (زيوس)
-- في -- 01:18:04 18/01/2004
--
-- منشأ من قبل منتور جرافيكس 'هدل مصمم (الخرائط المواضيعيه) 2003.2 (البناء 2
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="هادئ" border="0" />--
ieee المكتبة ؛
ieee.std_logic_1164.all الاستعمال ؛
ieee.numeric_std.all الاستعمال ؛
رافعة المكتبة ؛
البنية المعمارية من ذاكرة الوصول العشوائي
-- الهندسة المعمارية الإعلانات
mem_array النوع هو مجموعة (0 إلى 7) من std_logic_vector (5 downto 0) ؛
-- الإعلانات الداخلية للإشارة
إشارة ColDec : mem_array ؛
إشارة ColDec_L : std_logic_vector (7 DOWNTO 0) ؛
إشارة RowDec_L : std_logic_vector (7 DOWNTO 0) ؛-- مكونات الإعلانات
العنصر Col_Decoder
بورت (
Wr_H : في std_logic ؛
sel_H : في std_logic_vector (2 DOWNTO 0) ؛
ColDec_L : نفاد std_logic_vector (7 DOWNTO 0)
(؛)
عنصر الغاية ؛
العنصر Memory_Cell
بورت (
Csel_L : في std_logic ؛
Rsel_L : في std_logic ؛
دال : في std_logic_vector (5 DOWNTO 0) ؛
سؤال : نفاد std_logic_vector (5 DOWNTO 0)
(؛)
عنصر الغاية ؛
العنصر Row_Decorder
بورت (
sel_H : في std_logic_vector (2 DOWNTO 0) ؛
RowDec_L : نفاد std_logic_vector (7 DOWNTO 0)
(؛)
عنصر الغاية ؛
-- الاختياري جزءا لا يتجزأ من تكوينات
-- pragma synthesis_off
للجميع : Col_Decoder كيان استخدام crane.Col_Decoder ؛
للجميع : Row_Decorder كيان استخدام crane.Row_Decorder ؛
-- pragma synthesis_onستبدأ
-- الهندسة المعمارية المتزامنة البيانات
-- ما يعتقد انه كوليسترول جزءا لا يتجزأ من النص بلوك 1 MUX_8TO1
-- MUX_8TO1
مع Address_H (2 downto 0) حدد
MemOut_H (5 downto 0) <= ColDec (0) عند "000" ،
ColDec (1) عند "001" ،
ColDec (2) عند "010" ،
ColDec (3) عند "011" ،
ColDec (4) عند "100" ،
ColDec (5) عند "101" ،
ColDec (6) عند "110" ،
ColDec (7) عند "111" ،
(الآخرين => 'س') عند الآخرين ؛-- تعيينات المنفذ مثيل.
I1 : Col_Decoder
خريطة الميناء (
Wr_H => wr_H ،
sel_H => Address_H (2 DOWNTO 0) ،
ColDec_L => ColDec_L
(؛)
I2 : Row_Decorder
خريطة الميناء (
sel_H => Address_H (5 DOWNTO 3) ،
RowDec_L => RowDec_L
(؛)
g1 : لي 0 إلى 7 في توليد
ستبدأ # # # 1st الخطأ
g0 : لأنني في توليد 0 إلى 7
-- الاختياري جزءا لا يتجزأ من تكوينات
-- pragma synthesis_off
للجميع : Memory_Cell كيان استخدام crane.Memory_Cell ؛ # # # 2nd الخطأ
-- pragma synthesis_on
ستبدأ
I0 : Memory_Cell
خريطة الميناء (
م => MemIn_H ،
Csel_L => ColDec_L (ي) ،
س => ColDec (ي) ،
Rsel_L => RowDec_L (ط)
(؛)
انتهى g0 توليد ؛
انتهى g1 توليد ؛
انتهى البنية ؛
هيريس مشكلة تصميم يجمع في يوني إف بي جي إيه باستخدام ميزة 5.3 ، ولكن في المنزل باستخدام الإصدار 6.2 من الناتج المتولد يختلف قليلا والأخطاء مدرجة أدناه.
** خطأ : واو : / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (112) : قرب "البدء" : نتوقع : انتهى
** خطأ : واو : / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (116) : بالقرب من "جميع" : نتوقع : معرفهنا ولدت من وضع ، أستطيع أن أرى لا بأس به.-- إتش دي إل الكيان crane.Ram.interface
--
-- منشأة :
-- من قبل -- kleo.UNKNOWN (زيوس)
-- في -- 01:18:04 18/01/2004
--
-- منشأ من قبل منتور جرافيكس 'هدل مصمم (الخرائط المواضيعيه) 2003.2 (البناء 2
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="هادئ" border="0" />--
ieee المكتبة ؛
ieee.std_logic_1164.all الاستعمال ؛
ieee.std_logic_arith.all الاستعمال ؛
رام هو كيان
بورت (
Address_H : في std_logic_vector (7 DOWNTO 0) ؛
MemIn_H : في std_logic_vector (5 DOWNTO 0) ؛
wr_H : في std_logic ؛
MemOut_H : نفاد std_logic_vector (5 DOWNTO 0)
(؛)
-- الإعلانات
انتهى رام ؛
--
-- إتش دي إل الهندسة المعمارية crane.Ram.struct
--
-- منشأة :
-- من قبل -- kleo.UNKNOWN (زيوس)
-- في -- 01:18:04 18/01/2004
--
-- منشأ من قبل منتور جرافيكس 'هدل مصمم (الخرائط المواضيعيه) 2003.2 (البناء 2
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="هادئ" border="0" />--
ieee المكتبة ؛
ieee.std_logic_1164.all الاستعمال ؛
ieee.numeric_std.all الاستعمال ؛
رافعة المكتبة ؛
البنية المعمارية من ذاكرة الوصول العشوائي
-- الهندسة المعمارية الإعلانات
mem_array النوع هو مجموعة (0 إلى 7) من std_logic_vector (5 downto 0) ؛
-- الإعلانات الداخلية للإشارة
إشارة ColDec : mem_array ؛
إشارة ColDec_L : std_logic_vector (7 DOWNTO 0) ؛
إشارة RowDec_L : std_logic_vector (7 DOWNTO 0) ؛-- مكونات الإعلانات
العنصر Col_Decoder
بورت (
Wr_H : في std_logic ؛
sel_H : في std_logic_vector (2 DOWNTO 0) ؛
ColDec_L : نفاد std_logic_vector (7 DOWNTO 0)
(؛)
عنصر الغاية ؛
العنصر Memory_Cell
بورت (
Csel_L : في std_logic ؛
Rsel_L : في std_logic ؛
دال : في std_logic_vector (5 DOWNTO 0) ؛
سؤال : نفاد std_logic_vector (5 DOWNTO 0)
(؛)
عنصر الغاية ؛
العنصر Row_Decorder
بورت (
sel_H : في std_logic_vector (2 DOWNTO 0) ؛
RowDec_L : نفاد std_logic_vector (7 DOWNTO 0)
(؛)
عنصر الغاية ؛
-- الاختياري جزءا لا يتجزأ من تكوينات
-- pragma synthesis_off
للجميع : Col_Decoder كيان استخدام crane.Col_Decoder ؛
للجميع : Row_Decorder كيان استخدام crane.Row_Decorder ؛
-- pragma synthesis_onستبدأ
-- الهندسة المعمارية المتزامنة البيانات
-- ما يعتقد انه كوليسترول جزءا لا يتجزأ من النص بلوك 1 MUX_8TO1
-- MUX_8TO1
مع Address_H (2 downto 0) حدد
MemOut_H (5 downto 0) <= ColDec (0) عند "000" ،
ColDec (1) عند "001" ،
ColDec (2) عند "010" ،
ColDec (3) عند "011" ،
ColDec (4) عند "100" ،
ColDec (5) عند "101" ،
ColDec (6) عند "110" ،
ColDec (7) عند "111" ،
(الآخرين => 'س') عند الآخرين ؛-- تعيينات المنفذ مثيل.
I1 : Col_Decoder
خريطة الميناء (
Wr_H => wr_H ،
sel_H => Address_H (2 DOWNTO 0) ،
ColDec_L => ColDec_L
(؛)
I2 : Row_Decorder
خريطة الميناء (
sel_H => Address_H (5 DOWNTO 3) ،
RowDec_L => RowDec_L
(؛)
g1 : لي 0 إلى 7 في توليد
ستبدأ # # # 1st الخطأ
g0 : لأنني في توليد 0 إلى 7
-- الاختياري جزءا لا يتجزأ من تكوينات
-- pragma synthesis_off
للجميع : Memory_Cell كيان استخدام crane.Memory_Cell ؛ # # # 2nd الخطأ
-- pragma synthesis_on
ستبدأ
I0 : Memory_Cell
خريطة الميناء (
م => MemIn_H ،
Csel_L => ColDec_L (ي) ،
س => ColDec (ي) ،
Rsel_L => RowDec_L (ط)
(؛)
انتهى g0 توليد ؛
انتهى g1 توليد ؛
انتهى البنية ؛