F
fightforever
Guest
مرحبا ،
وأنا طالب في تصميم ولوج سريع 16KB من ذاكرة الوصول العشوائي الساكنة 2GHz في 90nm عملية TSMC ، يمكن أن تكون عبر خط انابيب الكبش ، وعلى الأقل لديه 3 منافذ الكتابة والقراءة 2 الموانئ.سيكون أحد أن يقول لي ما إذا كان ذلك ممكنا؟وكيف نفعل ذلك؟شكرا جزيلا.
أرى أن الصعوبة تكمن في تردد ، لذلك اعتقد ان من وضع خطة لخفض تردد : حدد كبشا من 6 منافذ الكتابة والقراءة 4 منافذ (مزدوجة شرط) ، والعمل في 1GHz ، ويخدم الوصول 2GHz pipeliningly ، منفذ واحد لل في كل دورة على مدار الساعة.من هذه الوسائل ، ونحن أقل شرط تردد من هذا الكبش 16KB ، ولكن مضاعفة عدد الموانئ.لا تزال لا استطيع ان اؤكد ما اذا كان ذلك ممكنا.حريصة على مساعدتكم!
وأنا طالب في تصميم ولوج سريع 16KB من ذاكرة الوصول العشوائي الساكنة 2GHz في 90nm عملية TSMC ، يمكن أن تكون عبر خط انابيب الكبش ، وعلى الأقل لديه 3 منافذ الكتابة والقراءة 2 الموانئ.سيكون أحد أن يقول لي ما إذا كان ذلك ممكنا؟وكيف نفعل ذلك؟شكرا جزيلا.
أرى أن الصعوبة تكمن في تردد ، لذلك اعتقد ان من وضع خطة لخفض تردد : حدد كبشا من 6 منافذ الكتابة والقراءة 4 منافذ (مزدوجة شرط) ، والعمل في 1GHz ، ويخدم الوصول 2GHz pipeliningly ، منفذ واحد لل في كل دورة على مدار الساعة.من هذه الوسائل ، ونحن أقل شرط تردد من هذا الكبش 16KB ، ولكن مضاعفة عدد الموانئ.لا تزال لا استطيع ان اؤكد ما اذا كان ذلك ممكنا.حريصة على مساعدتكم!