هل synthesizable

[appu1985]

رمز :

وحدة out2 (clk ، ي ، ث ، ذ ، الحادي عشر ، psw ، w2) ؛lrate المعلمة = 0.1 ؛مدخلات [7:0] ي ؛

مدخلات [12:0] ذ ؛

مدخلات [7:0] الحادي عشر ؛

مدخلات [4:0] ث ؛

مدخلات [4:0] psw ؛

clk المدخلات ؛ريج [12:0] د ؛

ريج [20:0] التدريجي ؛

ريج [20:0] درجة الحرارة ؛

ريج [20:0] temp1 ؛

ريج [15:0] y2 ؛

ريج [20:0] w1 ؛الإخراج [20:0] w2 ؛

سلك [20:0] w2 ؛دائما @ (clk posedge)

يبدأ

د <= lrate * ذ ؛

من <= د * الحادي عشر ؛

درجة الحرارة <= خارج ث ؛

y2 <ث = [ي] * ذ [ي] ؛

temp1 <= psw y2 ؛

w1 = درجة الحرارة -- temp1 ؛

نهاية

تعيين w2 = w1 ؛endmodule

 

[kishore2k4]

لو جمعت في المقام الأول دون أية أخطاء حتى ذلك الحين انها لن تكون كما كنت synthesizable أعلنت المعلمة lrate كقيمة حقيقية.

 

[appu1985]

الى جانب الشيء المعلمة هي كل شيء طيب.

 

[Guest]

[No message]

 

[kishore2k4]

kishore2k4 كتب :

لو جمعت في المقام الأول دون أية أخطاء حتى ذلك الحين انها لن تكون كما كنت synthesizable أعلنت المعلمة lrate كقيمة حقيقية.