Biasing الزوج cascode

[archiees]

مرحبا ،
جئت عبر هذه الدائرة أثناء الدراسة انخفاض الأنف مضخمات تفاضلية.وJFETs cascode التي ترتبط لديهم بوابة مرتبطة معا لمصدر FETs المدخلات.أنا لا أفهم كيف يعمل هذا biasing.
وJFETs نملك VGS (إيقاف) ~ -0.5.لا توجد وسيلة جميع FETs متحيزة في المنطقة النشطة.
Don't اننا نريد ان يبقى كل 4 JFETs النشطة في المنطقة؟لقد جعلت من الدوائر التي ط انحياز الترانزستورات cascode بواسطة الاتصال عن البوابة إلى VCC عبر المقاوم.
هل هو بعض منخفضة الضوضاء وتقنية لهذا التكوين... هل هناك أي مزايا؟
الرجاء المساعدة؟
آسف ، ولكن تحتاج إلى تسجيل الدخول لمشاهدة هذه الضميمة

 

[Humungus]

في الواقع يمكن أن يكون كل المشبعة.هم JFETS نضوب بحيث أنها يمكن أن تعمل مع Vgs السلبية.

 

[archiees]

Humumgus ،
أنا كان يعني أن علينا أن نبدأ هذا التحيز أن VDS> VGS - Vth ، للحفاظ على JFETs في المنطقة الحالية مستمرة.

 

[Humungus]

نظرة متأنية في الهندسة المعمارية.حتى لو كان Vgs هو سلبي أو الصفر ، فإن هناك مجالا لVds جميع الترانزستورات إيجابية.وVds aproximation> Vgs - Vth صالحة فقط لانعكاس قوي عميق.في الواقع ، مرة واحدة Vgs النهج Vth ، بعض فاتو = كيه / ف مطلوبة فقط كما Vds للحصول على أرقام تعريف ثابت.بافتراض أن يعمل الذيل الحالية في الإشباع ، يمكن تصميم حجم الترانزستورات cascode تكون للحصول على زوج التفاضلية في التشبع ومن ثم كل شيء يعمل بشكل جيد.

 

[Guest]

[No message]

 

[nxing]

عندما وضع الجهد المشترك من اجل زيادة المدخلات ، سيكون بوابة Q1 & Q2 الزيادة وفقا لذلك للحفاظ عليها في منطقة التشبع.

 

[archiees]

آسف لكونه رفاق الألم الحقيقي.لا يزال أنا لا أحصل على شيء واحد.
حسنا ، دعوني اقول لكم كيف واني اسعى الى التحيز للتصميم.
تأخذ فقط القيم المقاوم ليكون Rd1 وRd2.

VG3 = VG4 = 0 فولت.
اريد Q3 وQ4 أن تكون متحيزة في VGS = -0.6 وVDS = 3.5 فولت.(الهوية ~ 10 mAmps لهذه القيم التحيز)
لذا فإننا نفترض أن VS3 = VS4 = 0.6 فولت.
الآن ، وvd3 وVD4 يجب أن تكون مدفوعة إلى 4.1 فولت.(للحفاظ على VDS = 3.5 فولت).
التحقق من Q1 ،
VGS1 = 0.6 -- 4.1 = -- 3.5 ، ولكن VGS (إيقاف) ~ -- 2 فولت.VGS هنا هو أقل من ذلك Vth كيف سيعمل هذا الشيء.
هذا هو المكان الأول من التعثر.كيفية المضي قدما وكيفية اختيار المقاومات الصرف؟