işe 9.1i simulaor غالبا فيريلوج مدونة -- مساعدتي في حل خطأ

[kalpana.aravind]

مرحبا ،

وأنا على الحصول على ما يلي simulaor الأخطاء السلوكية عند القيام simulaion باستخدام جهاز محاكاة işe على ise9.1i.وأنا على تشغيل البرنامج التعليمي 8 işe

HDLParsers : 3482 -- لا يمكن حل وحدة instantiated فيريلوج ten_cnt في وحدة العمل وساعة توقيت في أي مكتبة
خطأ : المحاكاة : 198 -- عندما فشل في التعامل مع ساعة توقيت التابعة لوحدة

وقد نسخت stopwatch.v رمز هنا ، كما أنني لا يمكن أن نعلق الملف.
إذا ش العثور على أي تعديلات في هذا simulaion للأخطاء وكما ذكرت من قبل يرجى تسليط الضوء لي.////////////////////////////////////////////////// //////////////////////////////
/ / الشركة : Xilinx
/ /
/ / اصنع التاريخ : 10:05:26 01/31/05
/ / تصميم الاسم : التوقيتية
/ / وحدة الاسم : التوقيتية
/ / اسم المشروع : işe دروس في العمق
/ / جهاز الهدف : xc3s200 - 4ft256
/ / أداة النسخ : işe 7.1i
/ / الوصف :
/ /
/ / التبعيات :
/ /
/ / مراجعة :
/ / 0.01 تنقيح -- تم إنشاء الملف
/ / تعليقات إضافية :
/ /
////////////////////////////////////////////////// //////////////////////////////
ساعة توقيت وحدة (STRTSTOP ، وإعادة ، CLK ، SEG_A ، SEG_B ، SEG_C ، SEG_D ، SEG_E ،
SEG_F ، SEG_G ، SEG_DP ، إجراء) ؛
مدخلات STRTSTOP ؛
إعادة المدخلات ؛
CLK المدخلات ؛
الناتج SEG_A ؛
الناتج SEG_B ؛
الناتج SEG_C ؛
الناتج SEG_D ؛
الناتج SEG_E ؛
الناتج SEG_F ؛
الناتج SEG_G ؛
الناتج SEG_DP ؛
الناتج [3:0] / * تجميع xc_loc = "E14 ، f14 ، g14 ، D14" * / ؛
/ / نموذج ينسبون خط السيطرة e13 ، f14 ، g14 ، D14
/ / خط السيطرة pragma ينسبون e13 ، f14 ، g14 ، D14
/ / توليف سمة من خط السيطرة "e13 f14 g14 D14"

سلك [6:0] hundredthsout ، tenthsout ، onesout ، tensout ، minutesout ؛
سلك [3:0] hex2led_int1 ، hex2led_int2 ، hex2led_int3 ، hex2led_int4 ، hex2led_int5 ؛
سلك clk_262144k ، clk_int ، clk_100 ، clk_en_int ، rst_int ، وحبس ، strtstop_debounced ؛
سلك time_cnt_ce ، ten_cnt_ce ، ten_cnt_thresh1 ، ten_cnt_thresh2 ؛

clk_en_int إسناد ten_cnt_ce = & ten_cnt_thresh1 ؛
ten_cnt_thresh2 إسناد time_cnt_ce = & ten_cnt_ce ؛

/ / ضع Coregen حدة التجسيد لten_cnt هنا
ten_cnt ten_cnt1)
. clk (clk_100)
. م (clk_en_int)
. ainit (rst_int)
. thresh0 (ten_cnt_thresh1)
. ف (hex2led_int1)) ؛ / / باص (3 : 0]

ten_cnt ten_cnt2)
. clk (clk_100)
. م (clk_en_int)
. ainit (rst_int)
. thresh0 (ten_cnt_thresh2)
. ف (hex2led_int2)) ؛ / / باص (3 : 0]/ / تضاف هنا DCM1 التجسيد
dcm1 instance_name)
. CLKIN_IN (CLK)
. RST_IN (إعادة)
. CLKFX_OUT (clk_262144k)
. CLKIN_IBUFG_OUT () ،
. CLK0_OUT (clk_int)
. LOCKED_OUT (مغلق)
(؛)

hex2led HEX2LED_1)
. الهيكس (hex2led_int1)
. قاده (hundredthsout)) ؛

hex2led HEX2LED_2)
. الهيكس (hex2led_int2)
. قاده (tenthsout)) ؛

hex2led HEX2LED_3)
. الهيكس (hex2led_int3)
. قاده (onesout)) ؛

hex2led HEX2LED_4)
. الهيكس (hex2led_int4)
. قاده (tensout)) ؛

hex2led HEX2LED_5)
. الهيكس (hex2led_int5)
. قاده (minutesout)) ؛

debounce DEBOUNCE_1)
. SIG_IN (STRTSTOP)
. CLK (clk_100)
. SIG_OUT (strtstop_debounced)) ؛

time_cnt TIMECNT_1)
. CLK (clk_100)
. م (time_cnt_ce)
. CLR (rst_int)
. SEC_LSB (hex2led_int3)
. SEC_MSB (hex2led_int4)
. دقائق (hex2led_int5)) ؛

statmach STATEMACH_1)
. CLK (clk_100)
. إعادة (إعادة)
. DCM_lock (مغلق)
. strtstop (strtstop_debounced)
. clken (clk_en_int)
. rst (rst_int)) ؛

led_control LEDCONTROL_1)
. CLK (clk_int)
. المئات ((hundredthsout ، 1'b1)) ،
. أعشار ((tenthsout ، 1'b1)) ،
. الآحاد ((onesout ، 1'b0)) ،
عشرات ((tensout ، 1'b1)) ،
. دقائق ((minutesout ، 1'b0)) ،
اي
بزيادة ()
. SEVEN_SEG ((SEG_G ، SEG_F ، SEG_E ، SEG_D ، SEG_C ، SEG_B ، SEG_A ، SEG_DP))) ؛

clk_div_262k CLKDIV262K_1)
. CLK (clk_262144k)
. DIV_262144 (clk_100)) ؛

endmodule------------------` الزمني 1ns / 1ps

////////////////////////////////////////////////// //////////////////////////////
/ / الشركة : Xilinx
/ / المهندس : Premduth Vidyanandan
/ /
/ / اصنع التاريخ : 15:45:44 02/05/2005
/ / تصميم الاسم : ساعة توقيت
/ / الوحدة الاسم : stopwatch_tb.v
/ / اسم المشروع : işe المتعمق دروس
/ / جهاز الهدف : xc3s200 - 4ft256
/ / أداة النسخ : işe 7.1i
/ / الوصف :
/ /
/ / تجارب فيريلوج الثابت الناجم عن وحدة لişe : ساعة توقيت
/ /
/ / التبعيات :
/ /
/ / مراجعة :
/ / 0.01 تنقيح -- تم إنشاء الملف
/ / تعليقات إضافية :
/ /
////////////////////////////////////////////////// //////////////////////////////

وحدة stopwatch_tb ؛

/ / مدخلات
ريج STRTSTOP ؛
إعادة ريج ؛
ريج CLK ؛

/ / المخرجات
سلك SEG_A ؛
سلك SEG_B ؛
سلك SEG_C ؛
سلك SEG_D ؛
سلك SEG_E ؛
سلك SEG_F ؛
سلك SEG_G ؛
سلك SEG_DP ؛
سلك [3:0] ؛

/ / Instantiate الوحدة وتحت الاختبار (UUT)
ساعة توقيت uut)
. STRTSTOP (STRTSTOP)
. إعادة (إعادة)
. CLK (CLK)
. SEG_A (SEG_A)
. SEG_B (SEG_B)
. SEG_C (SEG_C)
. SEG_D (SEG_D)
. SEG_E (SEG_E)
. SEG_F (SEG_F)
. SEG_G (SEG_G)
. SEG_DP (SEG_DP)
اي
بزيادة ()
(؛)

الأولي تبدأ
/ / شغل المدخلات
STRTSTOP = 0 ؛
إعادة = 1 ؛
CLK = 0 ؛

/ / انتظر 100 نانوثانية العالمية للانتهاء من إعادة
# 100 ؛
نهاية
/ / هنا أضف حافزا
/ / تحديد ساعة
بدء الدوام
# 10 CLK = ~ CLK ؛
نهاية

/ / وحافزا لإعادة STRTSTOP
الأولي تبدأ
إعادة 150 # = 0 ؛
# 200 STRTSTOP = 1 ؛
# 3000
دولار النهاية ؛
نهاية

endmodule

----------شكرا

 

[Guest]

ويبدو أن هذا التصميم باستخدام CoreGen ملف "ten_cnt".المشروع يحتاج لهذه الصورة مرتبطة في ذلك أن يفهم ما محاكاة داخل هذه 'مربع'.إذا كنت أتذكر بصورة صحيحة ، وهذا هو الملف الثاني.ينبغي أن يكون هناك فيريلوج للغلاف الملف فيريلوج الربط وتجميع الملفات لمحاكاة الفعلية.
البحث في دليل تعليمي لجميع الملفات مع اسم "ten_cnt".على نسخة منها في مشروعك
، ويضاف الى ten_cnt.v ملف المشروع كمصدر الملف.هل لبناء جديد
، واعتقد ان الخطأ سيكون ذهب.