PWM في فيريلوج هدل

[Guest]

مرحبا ،
لدي مشكلة صغيرة في توليد PWM في فيريلوج.وسوف يساعدني أي هيئة أو حتى تعطيني وصلة حول هذا الموضوع

 

[news]

Klienci mBanku powinni się mieć na baczności. Kaspersky Lab Polska poinformował właśnie o nakierowanym na nich ataku phishingowym. Tym razem cyberprze ...

Read more...

 

[sachingorkhe]

PWM هو القطار من البقول مع تعريف دورة العمل.
PWM عادة بعد 10-90 ٪ لدورة العمل.
يمكنك تحديد الانتاج على النحو المطلوب في دورة العمل والانتاج لتردد مع الإشارة إلى الساعة المدخلات.

تمنيات ،
ساشين

 

[Guest]

[No message]

 

[Guest]

thankx الكثير.ولكن أريد أن أعرف كيف يمكنني أن استخدام هذه الموجة لنقل البيانات الخاصة بي والتي تستخدم ليكون في شكل ثنائي؟وأيضا كيف يمكن تنفيذ هذه الفكرة في فيريلوج؟ساعدوني في جعل algo.

 

[sachingorkhe]

هنا هو بروغ.التي سوف تولد في إشارة PWM موزعة بالتساوي.استخدام التالية

رأس وحدة
pwm_even وحدة (واجب ، clk ، عمر فاروق ، pwm_sig) ؛
مدخلات [0:7] واجب ؛
مدخلات clk ، عمر الفاروق ؛
pwm_sig الانتاج ؛
pwm_sig الثلاثية ؛

حيث هو واجب لدورة العمل ، وأنه تم تعيين باستخدام مفاتيح 8 الانخفاض على متن الطائرة
، ويمكن أن تختلف من 0
إلى 255 ، على سبيل المثال ، فإن واجب يساوي 10 ، ويقول clk هو 25Mhz على متن الطائرة.
مدار الساعة ، وعمر الفاروق هو ثلاثي دولة الانتاج لتمكين pwm_sig (الاستخدام الفعال عالية تمكين) ، وربط هذا لأحد
التبديل اثنين pushbutton ، وpwm_sig هو عرض النبضة إشارة التضمين.

وهذا تلميح يمكن تنفيذها باستخدام عداد واحد ، وهو زيادة في الخطوات الواجب في كل clk (محاولة القيام التقسيم ، مثل 256/10 ، ليس هو الطريق لمعالجة هذه المشكلة).

قد يكون هذا سيساعدك.

ساشين

 

[semesu]

مرحبا ،
لدي مشروع على pwm في فيريلوج لغة البرمجة."pwm واحد بت لجنة المساعدة الإنمائية".والهدف من هذا المشروع هو لتحويل البيانات الرقمية إلى تمثيلية.Ihave العثور على رموز.
أنا أستخدم بالبساطة xilinx 3E طقم

PWM النمطية (clk ، PWM_in ، PWM_out) ؛
clk المدخلات ؛
مدخلات [7:0] PWM_in ؛
PWM_out الانتاج ؛

ريج [8:0] PWM_accumulator ؛
دائما @ (clk posedge) PWM_accumulator <= PWM_accumulator [7:0] PWM_in ؛

تعيين PWM_out = PWM_accumulator [8] ؛
endmoduleولكن ، في مدونات لتراكم pwm هو مذكور وجود أمر هو "PWM_accumulator <= PWM_accumulator [7:0] PWM_in ؛" أنا لا أفهم لماذا هذا الأمر هو مكتوب في هذا البرنامج وما هي وظيفة وتراكم pwm؟
سؤالي الثاني هو كيف يمكن أن أعطي مدخلا لpwm؟يمكنني استخدام مفاتيح بجعلها وخارجها ويمكنني إنشاء بيانات رقمية؟
وإذا كان هناك أي شخص لمساعدتي ، وسوف أكون سعيدا.
شكرا
تمنيات

 

[semesu]

هل هناك من يساعدني؟

 

[arikp]

مرحبا ،

يمكنك استخدام التفوق لمحاكاة هذا.بكل بساطة هذا هو القيام modułu لإدخال البيانات (والذي هو نسبة PWM) على العداد الداخلية.فيضان (أكثر من 128) هي قيمة PWM.

PWM CNTR مساهمه فال
0 0 70
0 70 70
1 140 70
1 210 70
0 24 70
0 94 70
1 164 70
1 234 70
0 48 70
0 118 70

.....

أريك P.

 

[FvM]

وأعتقد ، والنتيجة الصحيحة هي مختلفة :

هددت بها [7:0] في
0 0 70
0 70 70
0 140 70
0 210 70
1 24 70
0 94 70
0 164 70
0 234 70
1 48 70
0 118 70

وبلغ متوسط الانتاج اجب cyle هو 70/256 = 0.27.هذا هو أساسا من الدرجة الأولى سيغما - المغير في الدلتا.على الرغم من أن المغير هو يمثل قيمة تمثيلية من واجب أأ دورة ، وأود أن لا يسمي عليه PWM.

 

[semesu]

لا أستطيع أن أفهم تماما ما تعنيه ، هل يمكن ان توضح أكثر وضوحا؟
شكرا

 

[FvM]

يمكنك طرح سؤال واضح؟

 

[semesu]

25 ديسمبر 2008 15:52 الموضوع : PWM في فيريلوج هدل-------------------------------------------------- ------------------------------

وأعتقد ، والنتيجة الصحيحة هي مختلفة :

هددت بها [7:0] في / / أنا لا أفهم الأرقام أدناه لأنها ما هي؟
0 0 70
0 70 70
0 140 70
0 210 70
1 24 70
0 94 70
0 164 70
0 234 70
1 48 70
0 118 70

وبلغ متوسط الانتاج اجب cyle هو 70/256 = 0.27.هذا هو أساسا من الدرجة الأولى سيغما - المغير في الدلتا.على الرغم من أن المغير هو يمثل قيمة تمثيلية من واجب أأ دورة ، وأود أن لا يسمي عليه PWM.كذلك ، يجب القيام به بلدي المشروع باستخدام pwm ، حتى سيغما - المغير دلتا ليس من المفيد بالنسبة لي وأعتقد ، لكنني لست متأكدا لأنني لست exper في verılog.yhis بلدي هو أول مشروع.

 

[FvM]

نعم ، أرى.والفارق الأساسي هو أن سيغما - المغير دلتا المقصود
تحول كل تبديل للضوضاء عالية النطاق الطيفي متكررة ، وتغيير الإخراج التبديل في أسرع وقت ممكن ، بينما المغير PWM تنتج موجة مربعة مع تعريف تردد.في بلدي سبيل المثال ، في الفترة PWM هو 256 الفترات على مدار الساعة ، وذلك ببساطة نسخ القرار إشارة من المثال السابق التنمية المستدامة.وينبغي الإشارة PWM_out تكون مسجلة لتفادي مواطن الخلل.
رمز :

PWM النمطية (clk ، PWM_in ، PWM_out) ؛

clk المدخلات ؛

مدخلات [7:0] PWM_in ؛

PWM_out الانتاج ؛

PWM_out حصوي ؛ريج [7:0] PWM_ramp ؛

دائما @ (clk posedge)

يبدأ

PWM_ramp <= PWM_ramp 1'b1 ؛

PWM_out <= (PWM_in> PWM_ramp) ؛

نهاية

endmodule

 

[semesu]

لقد وجدت رموز جديدة.لقد بالمحاكاة من قبل جهاز محاكاة moudle.وأحصل على بعض النتائج لكن لا يمكنني ولا يفهم ما إذا كانوا على حق أم لا.هل يمكنك مساعدتي في فهم هذا؟PWMMain النمطية (العاصمة ، CLK ، س) ؛

مدخلات [7:0] العاصمة ؛
CLK المدخلات ؛
سؤال والإخراج ؛
CLKO سلك ؛
/ / التوليف السمة الكونغرس clk "P9"
/ / التوليف السمة الكونغرس سؤال "P1"
/ / التوليف السمة الكونغرس العاصمة "P11" ، "P10" ، "P7" ، "P6" ، "P5" ، "P4" ، "P3" ، "P2"

/ / clkdiv div (CLK ، CLKO) ؛
PWM بغازي (العاصمة ، CLK ، س) ؛

endmodule

clkdiv النمطية (CLKIN ، CLKOUT) ؛
CLKIN المدخلات ؛
CLKOUT الانتاج ؛

iclk سلك ؛
معاهدات الاستثمار الثنائية المعلمة = 13 ؛
ريج [بت 1 : 0] العد ؛
الفرز الاولي = 0 ؛
تعيين CLKOUT = العد [بت 1] ؛
BUFG clkbuf (iclk ، CLKIN) ؛
دائما @ (iclk posedge)
يبدأ

عد = العد 1 ؛
نهاية
endmodulePWM النمطية (العاصمة ، CLK ، س) ؛
مدخلات [7:0] العاصمة ؛ / / واجب دورة مدخلات
CLK المدخلات ؛

سؤال والإخراج ؛
ريج [8:0] لجنة التنسيق الإدارية ؛ / / تراكم لديها واحد أكثر قليلا من دورة واجب
س = تعيين لجنة التنسيق الإدارية [8] ؛ / / الإخراج هو بت 8th

الأولي وفق = 0 ؛ / / لمحاكاة فقط
دائما @ (posedge CLK)
يبدأ

= لجنة التنسيق الإدارية لجنة التنسيق الإدارية [7:0] العاصمة ؛ / / فقط مع إضافة 8 بت.
نهاية
endmodule

testbench هو أدناهdenemee النمطية ؛ريج [7:0] العاصمة ؛
ريج CLK ؛

/ / المخرجات
سلك سؤال ؛

/ / إنشاء مثيل الوحدة تحت الاختبار (UUT)
PWMMain uut (
. اشنطن (العاصمة) ،
. CLK (CLK) ،
س (س)
(؛)دائما
يبدأ
CLK = 1 ؛
# 0.1 ؛
CLK = 0 ؛
# 0.1 ؛
نهاية
وouıtput من التحفيز هذا ، أنه لا يمنح الحق في الإخراج؟
الرجاء مساعدتي...
شكرا

 

[FvM]

وهو أيضا رمز التنمية المستدامة.