read_verilog في dc_shell - ر

I

iamczx

Guest
وانتهز هذه cmd :
read_verilog - netlist filename.v ، ويأتي الخطأ التالية :
الرمز :خطأ : / export/home/cad90/050201-01/filename.v : 2820 : مجهول التركيب في التعبير (في النسخة 700)

خطأ : / export/home/cad90/050201-01/filename.v : 2820 : مجهول التركيب في التعبير (في النسخة 700)فإن خط 2820 :decbit_1 BIT00CU). dout (dout [0]). zero_output (zero_output). backward_inc (backward_inc)

. cross_bond (n349). start_idx ((n3923 ، n3757 ، n3591 ، start_idx [2:0]))

. end_idx ((end_idx [5:0])). start_idx_bi ((n4407 ، n4245 ، n4085 ، start_idx_bi [2:0]))

. end_idx_bi ((end_idx_bi [5:0])). bit_idx ((1'b0 ، 1'b0 ، 1'b0 ، 1'b0 ،

1'b0 ، 1'b0)). clk (clk). rst_n (rst_n)) ؛انها في netlist شكل :)

 
أعتقد أن هناك خطأ في تسلسل someting رفعها.أقترح عليك لإزالة جميع الأسلاك) (في البداية
، ويضاف إليها مرة أخرى واحدا تلو الآخر ، لمعرفة أي مشكلة قد سلك ، ثم تحقق من عرض ورؤية ما يحدث في هذا الميناء.

 
عندما تولد netlist ،
هل هناك أي تحذير؟ينبغي أن تكون هناك تحذير بشأن change_name القواعد.فعلت ذلك؟

 
وأعتقد أن لتسلسل ، فإنه على ما يرام...

ولهذا لست متأكدا ما هي المشكلة...

ربما يمكنك محاولة إزالة () :
end_idx_bi ((end_idx_bi [5:0]))
((end_idx [5:0]))

لأنه لا يوجد تسلسل ، ولكن يستخدم ()...محاكمة...

 
الشكر للجميع.
وأعتقد أن هذا قد يكون خطأ من العاصمة) نسخة 2002.5 - SP2).
عندما تنفذ read_verilog
بين netlist النسخة في عام 2004 ، ومن جميع طيب.

 

Welcome to EDABoard.com

Sponsor

Back
Top