SystemVerilog ن 'SystemC

[jelydonut]

هل هناك أي مستندات decient / nfo / على استخدام أي من هاتين.

رأيت systemverilog المواصفات..ولكن ليس أكثر ودية وثيقة من وثائق..

كما لsystemC..انا لم ار شيئا

jelydonut

 

[the_penetrator]

عزيزي jelydonut

يمكنك الانضمام إلى (الحرة) www.systemc.org.

ثم يمكنك الحصول على مصدر توزيع مع الشعبين الصديقين intros لSystemC (وآخر وثيقة UserGuide لا أستطيع تذكر).كما SystemC LRM ثابت ودية جدا جدا لمعيار (معايير الحصول الحقيقي * ق ق ضيق كثير من الأحيان).

ما يجعلني غاضبة مع SystemVerilog ليست هي اللغة نفسها.لم أحاول ذلك (وأنا أعلم VHDL ، وبعض فيريلوج SystemC).ومن حقيقة أن SystemVerilog مجرد VHDL النصب أن يزعجني.ومن غير اللائق أن نسميها SYSTEMVERILOG.وينبغي أن تدعى SYSTEMVHDL.فيريلوج دائما أقوى دعم من قطاع الصناعة.يرجع ذلك إلى أن ما تحتاجه لأبسط المعربات اللغوية.وبناء على وصف أصغر.وإلا فإنها قد تحقق من نوع مثير للضحك ، ويغفل الكثير من السمات VHDL.

the_penetratorŠ

 

[gooodman]

SystemC وSystemVerilog
ربما يمكنهم العمل معا.
عذرا ، لكنك في حاجة إلى تسجيل الدخول لمشاهدة هذه الضميمة

 

[Guest]

يمكنك الحصول على الكتاب في systemC تحميل تحميل الباب.

 

[haoboy]

تصميم النظام مع systemc هو كتاب جيد