كيف يمكن معرفة ما إذا كان البيان الذي سيتم تجميع ام لا؟

[ahmad_abdulghany]

مرحبا جميعا ،

أنا VHDL باستخدام نموذج معين لنظام الاتصالات ، وأنا لا أعرف من الذي الجملة VHDL ط الاستعمال اللغوي يمكن توليفها
، والتي لا يمكن ، وكيف يمكنني التأكد منها؟

أحتاج تعليمي عن تدفق FPGA بدءا من كتابة رمز VHDL إلى حرق لFPGA الرقائق...هل يستطيع أحد أن يساعدني عن ذلك؟

ويرجع الفضل في ذلك مسبقا ،
أحمد ،

 

[echo47]

والبرمجيات وFPGAs الذي تستخدمه؟

أشير إلى أداة تجميع الوثائق الخاصة بك لمعرفة ما يعتقد انه كوليسترول السمات التي تؤيدها.على سبيل المثال ، إذا كنت تستخدم Xilinx işe ، انظر الفصول "VHDL الدعم اللغوي" و "تقنيات الترميز ما يعتقد انه كوليسترول" الخاص بك في "XST دليل المستخدم".

 

[Guest]

مرحبا احمد ،
ما عليك أن تتبع بعض القواعد
وتجنب كتابة بعض الرموز
جولة أوروغواي لضمان أن لا يكون التصميم المزالج (على
سبيل المثال ، وهي ليست جيدة في أي التوليف)
هذه القواعد تختلف وفقا لكنت تستخدم البرمجيات
ولكن هناك عموما هي التي يمكن أن تتبع ش
لتجنب الأخطاء الصغيرة
قراءة أي كتاب تجميعي
هناك : دائرة التوليف مع VHDL
كما يشير إلى "معيار تجميعي الحزم" IEEEStd1076.3 - 1997
"الموحدة للنقل VHDL سجل مستوى تجميعي" IEEEStd1076.6 - 2004

 

[ahmad_abdulghany]

أشكركم echo47 وسلمى

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="ابتسامة" border="0" />
echo57 ،

أنا حاليا dowloading işe webPACK 8.2i ، ولا أعرف ما أنت speeking عن بخصوص اقترح القراءات؟ما هو دليل المستخدم XST؟سلمى ،

يمكن منكم ايداع IEEE توليف المعايير المذكورة؟

شكرا لكم جميعا..
أحمد

 

[echo47]

XST هو اسم من المزج في ما يعتقد انه كوليسترول Xilinx işe.بعد تثبيت işe WebPACK ، يجب عليك العثور على دليل المستخدم XST في "البرمجيات أدلة" ال.

ربما هذا مساعدتك على البدء.انه بلدي سريع دليل إنشاء وبناء مشروع في işe مشروع المستكشف :

1.

(I'm using ISE Foundation 8.1i, other versions may work differently).

إطلاق مشروع
işe المستكشف
(أنا باستخدام işe مؤسسة 8.1i ، وغيرها من الصيغ قد عمل بشكل مختلف).
2.

-> New Project
-> enter desired projectname/location -> HDL
-> Next
.

انقر فوق ملف
--> المشاريع الجديدة
--> دخول المرجوة projectname / موقع --> ما يعتقد انه كوليسترول
--> التالي.

3.

.

اختيار نوع الجهاز --> التالي.

4.

to skip the Create New Source
dialog.

انقر فوق التالي
القفز على تكوين جديد المصدر
الحوار.
5.

-> navigate to your Verilog/VHDL source file -> Open
-> Next
.

انقر فوق إضافة المصدر
--> انتقل الى حسابك فيريلوج / VHDL مصدر ملف --> فتح
--> التالي.

6.

-> Ok
to accept all your project creation settings.

انقر فوق إنهاء
--> طيب
لقبول كل ما تبذلونه من المشروع إنشاء إعدادات.
7.

tab, double-click Generate Programming File
.

في علامة التبويب العمليات
، انقر نقرا مزدوجا فوق الملف توليد البرمجة.

8.في بضع ثوان أو دقائق أو ساعات) ، فإنه ينبغي تجميع (تجميع) الخاص بك ما يعتقد انه كوليسترول ، لا مكان والطريق ،
ومن ثم خلق bitstream ملف التكوين والتي يمكن تنزيلها على جهازك.
9.

in the Processes
tab, then expand Place & Route
, then double-click View/Edit Routed Design (FPGA Editor)
.

اختياري : هزيمة لرؤية شكل رقائق ، والتوسع في تصميم وتنفيذ عمليات
تبويبة ، ثم التوسع في مكان والطريق
، ثم انقر نقرا مزدوجا فوق عرض / تحرير دأب التصميم (FPGA المحرر).للتكبير في استخدام السيطرة - تغيير النقر جر.للتصغير F6 الصحافة.
10.

and double-click Configure Device (iMPACT)
.

لتحميل bitstream الخاص بك FPGA ، والتوسع في البرمجة توليد الملف
ثم انقر مرتين تكوين جهاز (أثر).عندما يبدأ تأثير ، قد تحتاج إلى قراءة وثائقها أنها تؤيد التحميل طرق مختلفة كثيرة.أو قد تحصل على الحظ استخدام الإعدادات الافتراضية.

 

[ahmad_abdulghany]

شكرا لكم لecho47 ردا مفصلا للغاية الخاصة بك

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="ابتسامة" border="0" />لكن لدي سؤال صغير آخر ، يمكن توليف işe webPACK فإن أسيك المكمل تصميم رمز من بلادي VHDL؟!

شكرا جزيلا لك..
أحمد ،

 

[sprao]

1.VHDL : البرمجة مثل دوغلاس بيري هو واحد من كتاب جيد لمعرفة لغة VHDL.
أن summerize :
هذا إن
كان 'statemet هو بيان متعاقبة ، لذلك يأتي في إطار' عملية '.
يمكننا استخدام هذا إن
كان بيان للميل وكذلك متتابعة المنطق.
إذا كان لنا أن استخدام هذا إن
كان بيان للميل إلى المنطق فمن compelsory استخدام 'آخر' جزءا من 'إذا'.ولكن هنا ستحصل على أولوية ميل المنطق.
إذا كان لنا أن استخدام هذا إن
كان بيان لمنطق متتابعة ثم فإننا في هذه الحالة لا تستخدم 'آخر'.بعد ذلك سوف يخلق سجلات / flipflops / المزالج.
إذا كنت تريد معرفة المزيد عن ذلك ، ويفضل أن يدرس الكتاب أعلاه.

2.Xilinxproject الملاح (işe işe 8.1 أو 8.2) هي الأدوات التي يمكن تنزيله مجانا من موقع www.xilinx.com.هناك يمكنك الحصول على المعلومات اللازمة عن كيف لتحميل البرنامج في fpga؟ '.

 

[Guest]

ahmad_abdulghany كتب :

شكرا لكم لecho47 ردا مفصلا للغاية الخاصة بك
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="ابتسامة" border="0" />

لكن لدي سؤال صغير آخر ، يمكن توليف işe webPACK فإن أسيك المكمل تصميم رمز من بلادي VHDL؟!شكرا جزيلا لك..

أحمد ،

 

[sprao]

في الرد erlier كنت فقط بحث 'إذا'.ولكن أنا من المفترض أن يبحث عن البيانات التي synthesizable.
'تأخر الوقت' لا يمكن synthesizable.لأن هذه هي المرة تأخير عقارب الساعة التي تعتمد على مدخلات نستخدم.
حتى 'الانتظار' لبعض الوقت تأخير التصريحات ليست synthesizable.
اذا حضرتم الى تقرير للبيانات ،
فإن هناك رسالة يتم عرضها عند حدوث حالة معينة.لا يوجد منطق المعدات لهذا النوع من الرسائل النصية.ولذلك فإن هذا البيان لم synthesizable.
لديك لممارسة المزيد من التجميع على أي وسيلة لمعرفة المزيد عن التوليف.