S
skamthey
Guest
مرحبا بالجميع ،( in TetraMax
) for an And-Or logic( gate level
) which is designed using VHDL or Verilog.
أريد أن تولد أنماط اختبار (في TetraMax)
للحصول على و، أو منطق (البوابة المستوى)
الذي تم تصميمه باستخدام إتش دي إل أو فيريلوج.
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="السؤال" border="0" />كيف يمكنني أن أفعل هذا.
سوف يتطلب الأمر تصميم مترجم في مكان ما من التدفق.
سيكون من المفيد لو جئت لمعرفة الخطوة خطوة الاجراء.
) for an And-Or logic( gate level
) which is designed using VHDL or Verilog.
أريد أن تولد أنماط اختبار (في TetraMax)
للحصول على و، أو منطق (البوابة المستوى)
الذي تم تصميمه باستخدام إتش دي إل أو فيريلوج.
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="السؤال" border="0" />كيف يمكنني أن أفعل هذا.
سوف يتطلب الأمر تصميم مترجم في مكان ما من التدفق.
سيكون من المفيد لو جئت لمعرفة الخطوة خطوة الاجراء.